High-K介质和金属栅在线视频

诸位同学大家好

今天我们来学习第八章

工艺模块的第三节

High-K栅介质和金属栅

大家知道

传统的CMOS集成电路

是用二氧化硅作为栅介质

掺杂多晶硅作为栅的

因为二氧化硅与硅之间

具有非常好的界面特性

而掺杂多晶硅又从功函数

和易于加工性来讲

非常适合作为栅材料

N型掺杂多晶硅的功函数

正好适合NMOS器件的栅

P型掺杂硅正好适合PMOS

那么为什么我们还要换成

High-K栅介质和金属栅

这是处于MOS scaling的要求

请看这张图

随着MOS栅长的缩短

为了保持栅控能力

抑制短沟道效应

必须加大单位面积的栅电容Cox

也就是说要减小栅介质的厚度

当然当MOS器件的

栅长缩短到45纳米的时候

为了保持栅控能力

二氧化硅的厚度需要降低到

一纳米左右

这么薄的栅介质

会引起两方面的问题

一方面的问题是一纳米的

这个势垒宽度

已经接近产生了产生明显的

量子隧穿的宽度

大家学量子物理的时候可以知道

如果一个势垒的宽度

那么很小的时候

那么它会产生量子隧穿

而量子遂穿的几率

主要是以势垒宽度有关

与势垒高度没有特别大的关系

而且量子隧穿的电流

它会随着势垒宽度

是呈指数的反比关系的

所以一纳米以下的话

那么量子隧穿引起的漏电

就是非常的大

这是一方面的问题

另一方面问题

是一纳米的栅介质

很难阻止掺杂多晶硅栅里头的

这个掺杂的元素向沟道里头扩散

尤其是P型掺杂硅里头的硼

硼的话是比较

扩散系数比较大的一个原子

刚才提到

MOS scaling之后

为抑制短沟道效应

我们必须加大单位面积的

栅电容COX

但增大COX的办法

除了减小栅的厚度以外

其实还有另外一条路

那就是增大栅介质的介电常数

我们在第四章中的

薄膜淀积中讲到了一个概念

叫EOT

就是Effective oxide thickness的概念

也就是说

较大物理厚度的High-K介质

与较薄的二氧化硅的这个电容

实际上是等效的

二氧化硅的介电常数是3.9

这张表给出了

几种High-K介质的特性与

二氧化硅的比较

目前广泛运用的

High-K介质是氧化铪

它的介电常数是二氧化硅的四倍

但是它的弱点是

氧化铪的热稳定性只有450度

这对Salicide工艺是一个比较大的限制

后面我们会讲到需要采用的

所谓的gate last的工艺

那么这张图给出了3纳米High-K介质

与1.2纳米二氧化硅的比较

那么大家可以看到

3纳米的High-K介质

它的EOT实际上是0.8

比1.2纳米的二氧化硅

实际上还要小

那么这个0.8纳米的EOT

正好是32纳米技术代的一个

对栅介质的一个要求

那么也就是说32纳米的EOT

它要0.8

那么我们可以用3纳米的氧化铪

来满足这个要求

那么3纳米的氧化铪

是可以同时满足对多晶硅栅的

掺杂元素的阻挡

以及抑制栅电容的

那么High-K介质的主要问题是什么呢

High-K主要的问题是

二氧化硅与硅有一个良好的界面

但是High-K介质 比如说氧化铪

与硅的界面就比较差

界面态比较大

那么为了解决这个问题

我们工艺中实际上主要办法

是在氧化铪和硅之间

插入一层过渡层

插入一层二氧化硅的过渡层

那么代价是什么呢

代价就是这层过渡层

二氧化硅实际上它的K值

是相对比较小的

所以它大大地降低了整个

这个gate stack的EOT

降低的能力

那么也就使得我们用氧化铪的话

就是带二氧化硅过渡层的

氧化铪的话

EOT实际上很难做到0.5纳米以下

那么0.5纳米是22纳米技术代

对这个栅氧化层的要求

所以说用High-K介质

那么我们很

做到22纳米还没有太大的问题

再往下做就会有困难

那我们再看另一个方面

就是掺杂多晶硅有些什么问题

传统的掺杂多晶硅

有两方面的问题

一方面 譬如说对22纳米技术代

刚才提到了

它的EOT要到0.5纳米左右

那么对应的氧化铪的

High-K介质的厚度在2纳米以下

那么这个已经到了阻挡多晶硅栅

杂质扩散的极限了

这是一方面的问题

另一方面的问题

掺杂多晶硅栅

它总的来说是一个半导体

那么在一定的偏置下

界面会产生耗尽

那么产生一个空间电离层

这个空间电离层的厚度

大概是0.1-0.5纳米左右的厚度

那么这个厚度也会增加整个

这个gate stack的等效的

这样一个介质厚度

那么解决的办法

那么就是说在22纳米的时候

我们就要引入所谓的金属栅

那么来取代这个掺杂多晶硅的栅

那么金属栅就没有了耗尽的问题

也没有了掺杂元素

也就不存在硼扩散

硼穿通的问题

我们知道

对于一个CMOS电路来说

我们希望NMOS和PMOS的

开启电压是一样的

也就是VTH还是一样的

这时候对于我们金属栅的选择

我们希望金属栅的功函数

正好是在硅的禁带

也就是中央

这样的话我们NMOS和PMOS

vth可以做到对称

但是大家知道

硅的半导体的禁带宽度是

一点几个电子伏

那么即使我把金属栅的功函数

选在正中央的话

那么对应的NMOS和PMOS的

VTH 每个也有0.5-0.6电子伏

0.5-0.6伏 那么这个电压

这个开启电压对于目前的

低电源电压工作的电路来说

还是太大了

那么这样一来就要求什么呢

要求我们的金属栅

实际上也是要分开做

就是

N管的金属

用一种功函数的金属作为金属栅

P管的我用另外一个金属

作为金属栅 这样的话

我可以使得

把这个N管和P管的VTH

都做得比较小

当然代价可想而知

就是说我要分别用两种金属

或两种不同的金属硅化物做栅

这样的工艺复杂度

就会大幅度地提高

那么总结一下金属栅的优点

就是它没有耗尽层的问题

当然也没有硼穿通的问题

那么金属栅的

栅的串联电阻可以做得更低

那么有利于抑制短沟道效应

那么金属栅的缺点

就是NMOS和PMOS

采用如果相同的金属栅的话

那么它的VTH不可能做得特别小

如果要是N管 NMOS和PMOS

分别采用不同材料的金属

那么整个工艺复杂性

就会大幅度地提高

那让我们看一段相关的影像资料

多晶硅是由许多小的掺P的硅粒组成

N型掺杂使多晶硅更具导电性

通过光刻和下一层掩膜版

多晶硅被刻蚀并形成控制晶体管开断的栅极

为了小心控制这一过程

多晶硅采用干法刻蚀

通过这个栅极来决定源和漏之间的距离

以及电路的速度

最后多余的光刻胶被移除

好 我们对这一节做一个小结

这一节我们主要讲了两个问题

一个是High-K介质 一个金属栅

High-K介质它主要的理念是

我通过提高介质的介电常数

而不是减少物理厚度

来满足增大单位面积

栅电容的这个要求

来抑制短沟道效应

那么它主要的

工艺加工中的主要的问题是

High-K介质与硅之间的

界面态比较差

所以我在中间要插入一个氧化层

二氧化硅作为过渡层

那么代价是整个EOT减小的能力

受到一定的限制

这是High-K介质方面

金属栅方面 它的金属栅的引入

它的原因是因为为了抑制

掺杂多晶硅栅里头的

硼穿通和多晶硅耗尽的问题

那么采用金属栅

这些问题就不存在了

那么采用金属栅主要的问题

是单一金属栅的话

那么对应的N管和P管的

阈值电压都比较高

那么如果要是想降低阈值电压

我要分别的对N管和P管

采用不同金属的金属栅

那么代价是工艺复杂性比较大

那么这一节就到这里

谢谢大家