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我们已经介绍了CMOS反相器
CMOS反相器
它是利用了NMOSFET管
和PMOSFET管的互补性
构成了这样的一个结构
在这个结构当中
PFET管和NFET管
分别充当了
上拉和下拉的这个开关
而且这两个上拉和下拉的开关
它们在闭合和打开的时候
是互补的
也就是说当输出高电平的时候
上拉的开关闭合
下拉的开关这个时候是打开的
而下拉的开关闭合
上拉的开关就会打开
那么这样一来之后
数字电路的CMOS反相器
就能够输出理想的高低电平
那我们有了反相器之后
我们如何构成
其它逻辑功能的CMOS门电路呢
应该还是从这张图看起
那我们看这张图
这张图上下两个开关
它们的相互配合
出现了这几种组合情况
首先上拉和下拉
互补的闭合和打开
能够使得电路输出高低电平
就是刚才我们说的CMOS反相器
除此之外还有一些组合情况
那比方说
如果上下两个开关都闭合
那么这时候
我输出的电平一定是非低非高
它会有一个电平值
但它一定不是一个
理想的逻辑电平值
除此之外我们还可以看到说
如果这两个开关都是打开的
都没有闭合
那么在这种情况下我们会看到
这个时候的输出相当于是悬空
这是我们看到的
上下互补的两个开关
可以通过电路的控制
能够给出我们的输出
其它的逻辑门电路
主要利用的是上边两行
因为我们门电路的最初的想法
还是要实现逻辑功能
而逻辑功能我们希望它输出
理想的高低电平
那我们回到这个电路
这个电路当中强调C
这个C的意思是
complementary 互补
那它的互补其实主要指的
就是我们前边讲的
NFET管和PFET管的
天然互补性
那么NFET和PFET的
天然互补性
我们已经在简化
它们的图形符号的时候就给出了
我们可以看到这个简化符号当中
关于NFET管
前边是直接形成沟道
是直接过来的
那么我们看到的PFET管
在形成沟道的时候
前面的这个控制信号
我们加了一个圈
如果我们想的起来
在逻辑代数当中
我们的介绍的话
那么没有加圈的部分
我们说过来的是高电平控制
如果加了圈是要取反的
那CMOS的其它逻辑门电路
它有一个原则
就是所有的下拉部分的开关
全都由NFET管构成
而所有的上拉部分的开关
都由PFET管构成
那么这个互补性
是两个两类器件天然带来的
那么它们如何构成逻辑运算呢
让我们回到电路原理
电路原理当中提到
所有的原器件在连接的时候
它们最根本的关系
就是串并联关系
那我们下边看一下这样的结构
如果说我们的下拉部分
现在由两个逻辑变量
控制的两个NFET管
构成了这么一个串联的关系的话
那这个串联的关系
如果想完成下拉的话
这个时候它需要的是
两个变量都给高电平
那如果这样的关系
是实现了串联
都给高电平的话
也就是说这个时候
这个下拉支路如果想要闭合
可以下拉出来低电平的话
是A和B同为高的时候
这件事情才发生
那A和B同为高这件事情
这样的一个串联关系
在逻辑运算当中
我们知道它对应的
是一个“与”的关系 好
如果下拉部分
完成了一个“与”的关系
我们说与的关系
在两变量的一个真值表当中
它会覆盖其中的一行
也就是说A和B同为1的时候
它才为1
那好 上拉部分
这个时候要完成什么呢 互补
和“与”和串联相互补的关系
我们可以看到是并联
也就是“或”的关系
那我们看这边
如果下拉部分采用了串联
实现了“与”关系
那上拉部分我们可以直接用
并联的“或”关系来替代
那我们看它们如果上拉部分
是这样的一个逻辑的话
它什么时候实现上拉呢
好 上拉部分是A和B
既然是一个并联的关系
AB居其一为低电平的时候
都可以使得这两个支路
有一个打开（闭合）
或者同为低电平的时候
那就同时的都形成沟道
那么如果有一个形成沟道
或者是两个都形成沟道
那么这个时候
上拉的这条支路就导通了
那上拉的支路要导通
整个电路就会上拉出高电平
好 我们把这上拉和下拉的部分
凑在一起
大家看一下是不是这么说
说A和B从逻辑电平上来讲
它们有四种组合情况
而下拉部分覆盖了一种组合
剩下的那部分
上拉部分互补完成了
那这样一来
我们说上拉部分有了
下拉部分也有了
那这样一来
我们把它凑在一起
就是一个AB和Y的
其它逻辑运算的
这么一个CMOS门电路
那串并联存在这样的关系
我们把这个关系再倒一下
如果我在下拉部分把并联引入
那如果在并联当中
引入了下拉部分
我们可以看到说
这是一个实现了“或”的关系
那对于我们来讲
那么A和B居其一为1的时候
或者同为1的时候
下拉部分就会闭合
而下拉部分的闭合
就会使我的输出
输出逻辑低电平 也就是0
那我们看它上拉的部分
首先上拉的部分
应该把原本下拉部分
由N管的这些构造换成P管
而过去的并联关系
用互补的串联关系来替代
这样替代完毕之后
得到的这个上拉部分
什么时候会导通上拉出高电平呢
我们看到是A和B
只有同为低电平的时候
这条支路才会导通
而这条支路导通之后
会上拉出高电平
好 我们再来回顾一下说
这样的一个互补情况
是不是已经覆盖了
AB变量的所有逻辑电平的取值
仍然是两个变量
两个变量逻辑高低电平的组合
有四种情况
那么这四种情况
有三种情况在下拉部分已经覆盖
居其一为1
或者是同为1的时候
那么唯一一个没有覆盖的
同为0的时候
上拉部分覆盖了
那这么下来之后
这个输出和上拉和下拉部分
一起构成的逻辑运算
就唯一被确定下来
那么我们如果知道了
这样的规则
我们把刚才的分析
把它连起来
这是刚才的下拉部分
它们两个是一个串联关系
那么相对应的下拉是串联
上拉部分换成P沟道管变成并联
这样的一个逻辑结构
是CMOS门电路的一个典型结构
在这个典型结构当中
你能清晰的划分出
下拉部分全部都是NFET管
而上拉部分全是PFET管
我们可以看到说
刚才我们所有的分析
如果把逻辑高低电平
以0和1的方式再次抽象的话
你能得到这样一张真值表
什么时候下拉出低电平呢
同为1的时候下拉出低电平
而居其一为0
或者同为0的时候
上拉部分都会导通
那么输出搞电平
我们清晰的看到说
这个电路是一个“与非”的电路
那我们现在可以想一下
这个“与非”电路
其实在构造的时候
你上下两个部分可以分开来想
下拉部分完全由NFET管
上拉部分完全由PFET管
它们相互之间的互补关系
通过两个来实现
一个是管子本身的互补特性
还有一个就是串并联的转换
好 我们再把刚才的
另外一个结构拿出来
下拉部分是用并联的方式实现的
A和B并联的去控制了
两个NFET管
那么上拉部分首先第一条
把两个NFET管
都换成PFET管
换成PFET管之后
刚才的并联的关系
在上拉部分转换成串联
那上拉和下拉凑在一起
引出输出
就是我们这个逻辑门电路
那么如果把刚才的分析
也填到这张真值表来的话
你会发现
只有当A和B同为0的时候
上拉的是这个通路会导通
那它会输出高电平
而A和B居其一为1
或者是同为1的情况
那么它会输出低电平
我们把这张真值表填全
你能看出这是一个“与非”
这时候我们发现
一个有意思的现象
从反相器到“与非” 到“或非”
我们发现如果用CMOS工艺
去实现逻辑门电路的话
它其实是用了
我们前面讲的原变量
去控制了我们的下拉电路
那么原变量
如果要控制下拉电路的话
是不是就是说
原变量控制下拉电路
如果导通输出的都是逻辑0
所以你会看到
如果用CMOS工艺
去实现逻辑运算的话
你天然不会得到“与”运算
你不会得到“或”运算
你不会得到同相器
而相对应的你得到的
是“与非”“ 或非”
还有就是反相器
这是我们要注意的部分
如果我们通过上面的分析
找出了CMOS逻辑门电路
它构造的原理的话
那我们其实可以得到
这么一个规律性的总结
当你要构成CMOS门电路的时候
你可以先画出它的下拉部分
那举例来讲
如果说我需要构造一个
逻辑门电路是
F等于A与上B或C 然后取反
那我们知道下拉部分
所有的N沟道管
都是由原变量控制的
而下拉之后
它输出的是一个逻辑0
所以说这个时候
给出来的这个逻辑式
就直接给出来了
你下拉部分的逻辑式
那也就是说我们把这个式子
你稍微想一下
是不是说F反
就等于A与上一个B加C
那这样的一个逻辑运算关系
我用电路怎么画出来呢
记住我们说过
在电路当中的串并联
就对应的是我们的与或关系
我们把它画出来
那么A和B或C是想与的关系
如果我们把这个电路画在这之后
你来对照一下
刚才得到的这个式子
是不是说A等于1的时候
B和C居其一为1的时候
下拉部分就可以导通
而下拉部分一旦导通
输出的就是0
那也就是说输出的是F反
好 如果我们有这样的下拉部分
你可以完全用我们刚才学到的
画图的规则 互补性的规则
两条规则记得
第一用PFET管
替代下拉的NFET管
第二把下拉部分的串并联
进行转换
那我们就可以得到
它上拉部分的
完全从结构上
就能够直接替代
把刚才的并联变成串联
把刚才的串联变成并联关系
经过这两个替代之后
你就分别有了
它的下拉电路和上拉电路
而把它们组合在一起
就是一个CMOS的门电路
那从这个例子和从这个结论
我们也能看出来
其它逻辑运算的CMOS门电路
并不一定只能实现最基本的
与或非 与非 或非
你可以实现一些
复合的逻辑运算
那么通过这样的规律
大家一定要记住说
上拉部分全是PFET管
下拉部分全是NFET管
它们相互之间的串并联
代表的运算是互补的
这就是其它逻辑门电路
构成的基本原理
-0.1 数字量和模拟量
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-0.2 电子技术的发展历程
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-0.3 课程的基本任务
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-1.1 信息与编码
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-1.2 二进制的补码
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-1.3 二进制补码运算的符号位
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-1.4 二进制的编码
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-1.5 用电压来表达信息
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-1.6 电压信号的离散化
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-2.1 逻辑代数概述
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-2.2 逻辑代数的三种基本运算
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-第一周--第一周作业
-2.3 几种常用的复合逻辑运算
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-2.4 逻辑代数的基本公式和常用公式
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-2.5 逻辑代数的基本定理
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-2.6 逻辑函数及其表示方法
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-2.7 逻辑函数形式的变换
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-2.8 逻辑函数的化简
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-2.9 逻辑函数的最小项之和
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-2.10 逻辑函数的最大项之积
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-2.11 最小项和最大项的关系
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-2.12 逻辑函数的卡诺图
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-2.13 卡诺图化简法
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-2.14 具有无关项的逻辑函数及其化简
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-2.15 逻辑函数的机器化化简法
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-第二周--第二周作业
-3.0 门电路概述
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-3.1-1 半导体二极管的开关特性
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-3.1-2 二极管与门
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-3.1-3 二极管或门
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-3.1-4 二极管门电路的缺点
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-3.2-1 MOS管的基本构造和工作原理
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-3.2-2 MOS管的开关特性
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-3.2-3 MOS管的工作特性曲线
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-3.3-1 CMOS反相器的电路结构和工作原理
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-3.3-2 CMOS反相器的电压电流传输特性
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-3.3-3 CMOS反相器的静态输入输出特性
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-3.3-4 CMOS反相器的动态特性
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-3.3-5 CMOS反相器的总功耗
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-第三周--第三周作业
-3.4-1 其他逻辑功能的CMOS门电路
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-3.4-2 带缓冲级的CMOS门电路
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-3.4-3 漏极开路的门电路
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-3.4-4 CMOS传输门和三态门
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-3.5-1-1 双极型三极管的输入输出特性
--Video
-3.5-1-2 双极型三极管的基本开关电路
--Video
-3.5-1-3 双极型三极管的开关等效电路、三极管反相器
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-第四周--第四周作业
-3.5-2-1 TTL反相器的电路结构
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-3.5-2-2 TTL反相器的工作原理
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-3.5-2-3 TTL反相器中的几个 问题和输入噪声容限
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-3.5-3-1 TTL反相器的输入输出特性
--Video
-3.5-3-2 TTL反相器的输入端负载特性
--Video
-3.5-3-3 TTL反相器的扇出系数
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-3.5-4-1 TTL反相器的传输延迟时间
--Video
-3.5-4-2 TTL反相器的交流噪声容限
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-3.5-4-3 电源的动态尖峰电流
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-3.5-5-1 其他逻辑功能的TTL门电路
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-3.5-5-2 集电极开路输出的门电路
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-3.5-5-3 三态输出门
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-实验一：与非门电压传输特性曲线的观测
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-实验二：与非门传输延迟时间的测量
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-第五周--第五周作业
-4.1 组合逻辑电路的特点
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-4.2-1 组合逻辑电路的分析方法
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-4.2-2 组合逻辑电路的设计方法
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-4.3-1-1 若干常用组合逻辑电路：普通编码器
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-4.3-1-2-1 优先编码器
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-4.3-1-2-2 优先编码器的扩展
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-4.3-1-3 二-十进制优先编码器
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-4.3-2-1 译码器
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-4.3-2-2 二进制译码器的扩展
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-4.3-2-3-1 显示译码器
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-4.3-2-3-2 显示译码器附加控制端的作用
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-4.3-2-4 用译码器设计组合逻辑电路
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-4.3-3-1 数据选择器
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-4.3-3-2 用数据选择器设计组合电路
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-4.3-4-1 加法器
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-4.3-4-2 多位加法器
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-4.3-4-3 用加法器设计组合电路
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-4.3-5 数值比较器
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-4.4-1_4.4-2 组合逻辑电路中的竞争-冒险现象
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-4.4-3 消除竞争-冒险现象的方法
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-第六周--第六周作业
-4.5 可编程器件及EDA1
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-5.0 触发器的由来
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-5.1 门电路与触发器的关系
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-5.2 基本RS锁存器
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-5.3-1 电平触发的SR触发器
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-5.3-2 电平触发的D触发器1
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-5.3-3 电平触发的D触发器2
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-5.4-1-1 脉冲触发的触发器--主从D触发器
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-5.4-1-2 脉冲触发的触发器--主从SR触发器
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-5.4-1-3 脉冲触发的触发器--主从JK触发器
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-5.4-2 脉冲触发方式的动作特点
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-5.5 边沿触发的触发器
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-5.6-1 触发器的逻辑功能及其描述方法--SR触发器
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-5.6-2触发器的逻辑功能及其描述方法--JK触发器、T触发器、D触发器
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-第七周--第七周作业
-5.7-1 触发器的动态特性1
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-5.7-2 触发器的动态特性2
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-5.7-3 触发器的动态特性3
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-6.1-1 时序逻辑电路概述
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-6.1-2 时序电路的一般结构形式与功能描述方法
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-6.1.3 时序电路的分类
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-6.2.1-1 同步时序电路的分析方法1
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-6.2.1-2 同步时序电路的分析方法2
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-6.2.3 异步时序电路的分析方法
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-6.3.1-1 寄存器
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-6.3.1-2 移位寄存器1
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-6.3.1-3 移位寄存器2
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-6.3.1-4 移位寄存器扩展应用
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-6.3.2-1-1-1 计数器概述、同步二进制加法计数器
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-6.3.2-1-1-2 同步二进制减法计数器
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-6.3.2-1-1-3 同步加减计数器
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-6.3.2-1-2-1 同步十进制加法计数器
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-6.3.2-1-2-2 同步十进制减法计数器、十进制可逆计数器
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-6.3.2-2 异步计数器
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-第八周--第八周作业
-6.3.2-3-1-1 任意进制计数器的构成方法
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-6.3.2-3-1-2 任意进制计数器的构成方法--举例(N>M)
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-6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M)
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-6.3.2-4 计数器应用举例
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-6.4.1-1 时序逻辑电路的设计方法
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-6.4.1-2 时序逻辑电路的设计方法--举例
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-6.4.2 时序逻辑电路的动态特性分析
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-7.0 半导体存储器绪论
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-7.1 半导体存储器概述和分类
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-7.2-1 ROM的结构和工作原理
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-7.2-2 可编程ROM1
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-7.2-3 可编程ROM2
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-7.3 RAM的结构和工作原理
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-7.4-1 存储器容量的扩展-位扩展
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-7.4-2 存储器容量的扩展-字扩展
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-7.5 用存储器实现组合逻辑电路
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-第九周--第九周作业
-8.1 可编程逻辑器件概述
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-8.2-8.3-8.4 可编程逻辑器件-FPLA/PAL/GAL
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-8.5-8.6-8.7 可编程逻辑器件-EPLD/CPLD/FPGA
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-8.8-8.9 可编程逻辑器件-ISPGDS、PLD的使用
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-10.1-1 脉冲波形的产生和整形概述
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-10.1-2-10.2.1 门电路组成的施密特触发器
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-10.2.2 集成施密特触发器
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-10.2.3 施密特触发器的主要特点和应用
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-10.3.1-1-1 积分型单稳态触发器--结构和工作原理
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-10.3.1-1-2 积分型单稳态触发器--性能参数计算
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-10.3.1-2-1 微分型单稳态触发器--结构和工作原理
--Video
-10.3.1-2-2 微分型单稳态触发器--性能参数计算
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-10.3.2 集成单稳态触发器
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-10.4.1 用施密特触发器构成的多谐振荡器
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-10.4.2 对称式多谐振荡器
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-10.4.3 非对称式多谐振荡器
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-第十周--第十周作业
-10.4.4 环形振荡器
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-10.4.5 石英晶体多谐振荡器
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-10.5 脉冲电路的分析方法
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-10.6.1 555定时器电路的结构与功能
--Video
-10.6.2 用555定时器接成施密特触发器
--Video
-10.6.3 用556定时器接成单稳态触发器
--Video
-10.6.4 用557定时器接成多谐振荡器
--Video
-11.1 数模和模数转换概述
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-11.2.1 权电阻网络D/A转换器
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-11.2.2 倒T型电阻网络D/A转换器
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-11.2.3 具有双极性输出的电阻网络D/A转换器
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-11.2.4 D/A转换器的转换精度和速度
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-11.3.1 A/D转换的基本原理
--Video
-11.3.2 采样保持电路
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-11.3.3 并联比较型A/D转换器
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-11.3.4-1 反馈比较型A/D转换器--计数型
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-11.3.4-2 反馈比较型A/D转换器--逐次渐进型
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-11.3.5 双积分型和V-F型A/D转换器
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-第十一周--第十一周作业
-I-概述、电路设计及功能仿真
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-II-指定芯片及时序仿真
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-III-选外设（自动化）、锁定引脚并生成下载文件
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-IV-电路扩展设计
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-V-用Verilog描述状态机电路
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