CMOS scaling 中的若干问题在线视频

各位同学大家好今天我们来学习

第十章工艺集成的第二节

CMOS scaling 中的若干问题

大家知道集成电路发展中最突出的特点

就是特征尺寸不断缩小

所谓的摩尔定律

其实呢从制造技术发展的角度看

更重要的是还不仅仅是尺寸的持续缩小

而是我们需要了解特征尺寸不断缩小的背后

伴随着新材料新结构新工艺这个方面的创新

你比如说早在180纳米这个工艺带的时候

那么工艺里头那么由于钛硅化合物的

尺寸效应，那么我们引入钴硅化合物

那么在130纳米这个技术代里头

我们引入铜布线

那么用铜布线替代铝布线

在90纳米的时候我们引入应变硅沟道

那么而且更多采用镍硅化合物

而且我们这个铜布线里头呢引入了Low-k介质

那么在45纳米技术代

我们又引入High-k栅介质

那么为了提高光刻的分辨率

我们在光刻板中引入了DFM

就是Design for manufacture

那么在32纳米技术代我们引入了浸润式光刻

那么这个也是进一步提高光刻分辨率

的一种技术

在22纳米技术代

我们的对光刻采用双曝光技术

而且呢我们引入了金属栅

在14到16纳米技术代

我们引入了所谓FinFET

就是立体这个栅结构

就是所谓multi-gate这个结构

这个变化呢

那么以前面这些变化呢

更多都是材料和工艺方面的变化

这个是器件结构上的变化

被认为是整个工艺演进过程中变化最大

这样一次变化

那么这一张图给出更直观一些表述

你比如说在2013年以后

主要的改革变革是引入应变硅沟道

那么2007年以后它主要的变革

是引入High-K Metal Gate

就是High-k介质和金属栅

那么对应引入了Gate Last这个工艺

那么到2011年之后呢

他引入了FinFET结构

那么解释一下什么是Gate-last工艺

那么大家知道在Salicide工艺模块里头

也就是制造MOS器件结构的

这样一个工艺模块里头

我们实际上用栅作为注入掩蔽材料

那么离子注入之后

它的一个重要工艺就是要高温下退火

那么来使的这个注入离子达到激活

但是我们引入了金属栅High-k介质之后

那么金属栅和High-k介质热稳定性

温度都比较低

那么这样的话

他就耐受不住退火温度

那我们怎么办呢

那我们实际上就是对Salicide

工艺模块做了一个改进

那么这个改进是什么呢

就是我们首先用一个替代栅

来做对准的注入以及后续的退火

那么完成这个自对准注入和退火之后

我们把这个替代栅利用CMP技术

把它给替换掉

替换成我们的High-k介质和金属栅

这就是所谓的就是最后完成了

这个源漏注入之后来做栅的工艺

所以我们叫Gate-last工艺

那么这是一个

另外一个重要的变化就是刚才提到

我们用FinFet结构替代了平面CMOS器件

这是在14到16纳米这个工艺结点代

那么FinFET结构

就像这一张图显示它是一个立体器件结构

那么简单地说呢就是说平面这个

MOS器件

他的栅控是在沟道一侧完成的

而FinFET它的栅控是两侧同时进行

这样的话在同样这个Cox的情况下

那么它的栅控能力就得到很大的改进

那么提高栅控能力

但是你看这个示意图也可以体会到

那么FinFET结构

从加工技术的角度讲

比平面MOS器件要复杂很多

那就相当于工艺复杂性

这个方面我们花了很大的代价

但是那为什么工艺复杂我们还是要采用

FinFET结构

从这一张图我们就可以看到

大家知道对于20到22纳米技术代的话

它栅介质EOT实际上已经降低到

0.4到0.5纳米左右

那么即使我们采用了High-k介质也就是氧化铪介质

那么这个氧化铪这个物理厚度

大概也要降低到1.6纳米左右

大家知道1.6纳米的时候

已经接近了量子隧穿这个极限

那么也就是说它已经没有在进一步

scaling down前进了

那么这个时候我们就只好

从这个器件结构方面考虑

你看这一张图上

那么平面器件那么随着器件尺寸的缩小

它对这个EOT这个要求

是这样一个下降的趋势

那么但是我要用多栅multi-gate

也就是FinFET这个结构

那么对EOT下降大幅度的舒缓

这也是我们为什么

在14到16纳米工艺带的时候

一定要采用FinFET器件结构的

这样一个原因

那么目前这个集成电路

我们完成14到16纳米工艺代研发

那么今年的话14到16纳米技术代

就会大幅度的量产

那么进一步scaling down

主要的技术挑战还有什么

主要有这三个方面的技术挑战

一个是目前的技术

那么无法批量实现14纳米以下的光刻分辨率

那么主要是光刻

如果光学光刻的分辨率

我们目前很难做到14纳米以下

那么如果用电子束光刻呢

他主要的问题是速度太慢

无法满足量产的要求

所以呢目前这个相关的公司

正在着力开发所谓的EUV

就是目前集成电路

已经完成了14到16纳米技术代的研发

那么今年14到16纳米就要投入量产

那么进一步的scaling down

技术上会遇到哪些问题

主要有这三个方面的问题

一个是就是光刻方面

那么目前的技术呢无法实现14纳米以下的

光刻分辨率

那么如果用电子束光刻

它的分辨率能达到

但是速度太慢无法满足量产的需要

那么EUV也就是超紫外这个光刻技术呢

那么实际上已经投入研发很多年

那么目前还没有产生重大的技术突破

那么我们希望EUV光刻技术能够迅速成熟

那么来完成亚14纳米以后的这样一个光刻

这是一个主要的技术挑战

另外一个技术挑战呢

就是随着器件特征尺寸的缩小

沟道迁移率会急剧降低

需要引入新的沟道材料

那么大家知道在硅衬底上外延

新的这个沟道材料

也是一个非常challenging 工作

第三个方面我们知道14到16纳米

我们引入FinFET结构

如果继续shrink down

理论可以证明FinFET结构

到7纳米的时候还是可以

如果在更小的情况下

那么我们可能就会对这个器件结构

做进一步改进

才能满足提高栅控能力的要求

那么我们看一下新的沟道材料

那么硅的电子迁移率

大概是1600，空穴迁移率大概是400多

那么如果我们要是这个换新的材料的话

那么一个很好的选择就是说

我的NMos器件用化合物的材料

比如用InAs材料

它的电子迁移率可以达到4万的量级

而它的p沟（道）材料

你比如说我可以用锗材料

锗的霍尔迁移率可以达到1900

这样一个量级

这个配置虽然很好

但是呢整个的我要在硅的衬底上

那么生长完美的化合物半导体材料

单晶或者是这个锗单晶

都是一个很大的这个挑战

而且呢化合物材料锗材料

它的这个栅的界面的问题

源漏接触的问题等等

都是一个很棘手一个问题

这是在沟道新材料方面

另外一个就是刚才说的器件结构方面

FinFET结构

那么它可以shrink到7纳米

目前认为没有太大问题

那么如果到5纳米甚至以下的工艺的话

那么我们可能就会要考虑

栅控能力更强更新一些器件结构

你比如说纳米环栅这个器件

你比如说基于新材料的这样一个FinFET结构

甚至与我们可能会考虑TFET结构

也就是 tunneling FET的结构

就是遂穿晶体管这样一些结构

那么总得来说就是目前的集成结构

FinFet大致可以走到7纳米的这个量级

没有太大的问题

那么总得看来集成电路的发展

刚才说了它的主要的特点呢

就是不断scaling down

那么scaling down背后呢

实际上是新材料新工艺新结构

这样一些不断的创新来支持整个器件

不断缩小

那么目前我们已经走到了14到16纳米

这样一个技术结点

那么从器件物理角度来看

那么我们走到7纳米这个结点

是没有任何的问题

在7纳米以后

我们也有一些option

可以在器件结构上做更多的变化

那么也满足更小器件一些要求

那么让我们看一下相关的影像资料

FinFet晶体管在理解和可视化上有些复杂

该视频会让不知道FinFet晶体管结构的你对其有更加深入的了解

首先我们来介绍一下普通的晶体管 如截面图所示

你可以看到这些标准组成元素 源极 漏极

栅电极 聚氧化物 氮化物隔片 浅槽隔离 硅阱

栅氧化物

晶体管短边的称之为长度 长边一侧叫做宽度

当施加栅极电压 电场则建立起来

会诱导在源漏极之间形成导电沟道

然而当晶体管长度不断缩小时

控制的沟道长度一并缩小

这是长沟道晶体管如何工作的

FinFet晶体管结构通过在沟道周围覆盖栅极来提高短沟道晶体管的性能

而不是和普通晶体管一样在沟道的上方

在FinFet结构中 薄薄的硅作为受栅极控制的沟道

源漏极不再被栅极所覆盖

源漏之间的区域由被延伸注入包围的硅翅和聚氧化物

在横截面图中显示了FinFet的沟道结构

从该视图可以看到高K介质层和金属栅

当栅极被激活 此时对沟道有了出色的控制

在沟道的周围 晶体管由三部分来进行控制

栅极激活时 位于电极下方Fin区域中的电荷反型

形成了源漏之间的导电通道

虽然FinFet控制整体的器件 但大多数导电通道是位于翅的边缘

栅极激活 器件导通

贯穿源漏的FinFet SiC是为了增强性能

这和普通的晶体管一样

由于实际生产的一些原因 栅电极高均一的跨晶体管结构覆盖

FinFet设计也被其“三栅”所出名

保证了高性能增益 虽然用了比当前知道最小的晶体管长度还小的长度

这是由于被硅通道所包围的快栅电极 从而对沟道有极好的控制力所实现的

让我们小结一下这一节

我们讲的主要两个方面的问题

一个是Scaling down背后

实际上伴随着大量的

新材料新结构新工艺的引入

你比如说铜布线、应变沟硅道

high-k metal gate 还有gate last工艺等等

不仅仅是尺寸的缩小

背后有很多新的变化

另外在14到16纳米工艺代

我们放弃了一直沿用这个平面器件结构

引入这个FinFET结构

那么这被认为这是CMOS scaling down

整个发展引进过程中

最大一次变革

那么在未来 scaling down方面

主要的挑战有三个方面

一个是亚14纳米量产光刻分辨率如何满足

另外新的沟道材料

比如说锗Ⅲ-Ⅴ族化合物什么时候成熟

如果另外scaling down到7纳米以下

我们可能需要有更新的器件结构

你比如说Nano-wire FET 、TFET等等