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Video课程教案、知识点、字幕

下面 让你给我们看第7题

第7题中我们有一个这样的电路

它的输入电容Cin等于10

同时负载电容CL等于20

为了驱动输入电容使得所有的

逻辑门的总传播延时最小

我们该如何设计这个电路

我们知道输入电容等于10

负载电容等于20

并且这个或非门的输入电容等于a

这个与非门的输入电容等于b

最后的反相器等于c

还有一些其它的旁路电容 例如这里的C1

请仔细思考该如何设计电路始延迟最小

下面我们来分析这道题

首先我会回顾一下这道题涉及的主要知识点

首先是该如何计算逻辑努力

对于NAND门来说

例如当输入端口数为n时

它的逻辑努力等于n+2比3

这是因为

例如我们有一个最小尺寸的参考反相器

它的NMOS尺寸为1 PMOS尺寸为2

因此如果这是一个n输入的NAND门

因此在下拉网络中

我们有n个串联的NMOS晶体管 对吗

N个串联的晶体管

同样在上拉网络中

也是由N个PMOS晶体管并联

所以 对于上拉网络中 在最坏情况下 对吗

只有其中一个晶体管导通

因此PMOS晶体管的尺寸等于2

对于下拉网络

由于我们有n个NMOS管串联

如果我们希望得到和参考

最小尺寸反相器相同的电流

因此

NMOS晶体管的尺寸应该等于n

因为n个串联的NMOS晶体管

需要和一个尺寸为1的NMOS晶体管

有相同的等效电阻

根据逻辑努力的定义

n输入NAND门的逻辑努力可以写为

它的输入电容n+2

比最小尺寸参考反相器输入电容3

也就是1+2

因此等于n+2比1+2

也就是n+2比3

所以这就是为什么当输入n等于3时

NAND的逻辑努力等于5比3

当n=2时

NAND门的逻辑努力等于2+2比3

也就是4比3

对于NOR门也是一样

在NOR门中

当输入个数为n时

上拉网络中

我们有n个并联的NMOS晶体管

假设它们尺寸为1

这和最小尺寸参考反相器里的

NMOS晶体管尺寸相同

对于上拉网络

有n个串联的PMOS晶体管

每一个NMOS晶体管的尺寸等于2乘以n

这就是为什么n输入NOR门的

逻辑努力等于2n+1比3

这也是为什么当输入数为2时

它的逻辑努力为5比3

而当输入数为3时

逻辑努力为7比3

因此我们知道了NAND门的

逻辑努力要小于NOR门

这意味着NAND门

在以速度为标准的

性能上好于NOR门

这是这道题的第一个背景知识

第二个是如何计算尺寸因子

我们知道

这是一个最小尺寸

参考反相器的输入电容

用这个乘以逻辑努力

就得到了相应的最小尺寸参考

逻辑门的输入电容

这里用gi乘以Cref再乘以si

si这里表示尺寸因子或放缩因子

而这就是这个门的输入电容

这是一个复合门 对吧

如果我们知道这些

同时我们也要知道分支逻辑努力的定义

准确的分支努力使主路径栅电容加上分支路径

再比主路径

因此我们知道分支努力bi等于Cg(i+1)+Cbi比Cg(i+1)

也就是主路径加分支再比主路径

根据这个

再加上我们已知f的定义

也就是总的负载电容除以输入电容

因此如果fi比bi等于Cg(i+1)比Cgi

同时我们知道F等于CL比Cg1

因此 根据这个式子

Cgi等于gi乘以si乘以Cref

图中还给出了si等于Cgi比gi乘以Cref

这里

Cgi可以表示为f(i-1)比b(i-1)乘以Cg(i-1)

同时Cg(i-1)可以被表示为这个式子

最后

我们有了这个表达式

根据这个表达式你就可以计算出放缩因子

这就是这道题涉及的第二个知识点

第三个知识点是

如何计算晶体管的负载电容

这是通过逻辑努力的方法

首先我们计算H

也就是路径努力

H等于G乘以B乘以F

接下来就是计算逻辑链的级数和每一级的努力

如果N是固定的

h就等于H的N次方根

如果N是未知的

那么N就等于H比ln 4

h就等于4

画出该级数路径的草图

从一边到另一边计算尺寸

Cin等于Cout乘以g比h

这就是计算一个符合逻辑门链的

输入电容的一般方法

这些就是这道题的背景知识

让我们回到问题中

我们知道了这个电路

并且直到上了输入电容

输出电容

我们还知道a b c等这些条件

那么我们如何推导每一个晶体管的尺寸呢

根据逻辑努力的计算方法

我们可以先计算总的逻辑努力

也就是路径逻辑努力

g1乘以g2乘以g3乘以g4

我们知道根据之前的表格

每一个门的逻辑努力可以算出

也就是这个两输入或非门和这个三输入与非门

因此总的逻辑努力

g等于1乘以5/3 乘以5/3再乘以1等于25/9

这就是路径逻辑努力

接着计算分支努力B等于b1等于2因为我们这里只有一个分支

那么这是主路径

这条是我们要计算的路径

这是分支路径

我们只有一条分支路径

所以分支努力等于2

同时我们知道F等于CL比Cin等于20比10等于2

因此H等于G乘以B乘以F 也就等于10比3

于是我们得出了h等于根号下10比3等于1 826

根据这个结果

课后

你可以仔细的再推导出这个结果 根据这个结果

我们可以得到各个晶体管的尺寸

因此a比Cin等于f1比b1

回到题目中

a比Cin应该等于f比b

由于f比b等于主路径的电容

除以输入电容 对吗?

因此a比Cin等于f1比b1

这里f1等于h比g1

因为h等于g1乘以f1

g2乘以f2 gi乘以fi

最后我们可以求出第一个式子结果等于0 913

因为我们已知Cin

因此我们可以求出a 接下来b比a

你可以看之前的知识回顾 b比a等于这个值

也就是f2比b2

等于h比g2乘以b2

最后我们可以求出b比Cin等于1 0002828

对于c比b也是一样的 等于f3比b3

最后我们可以求出c比Cin等于1 0959098

这就是

求解复合门的尺寸的方法

这些就是今天的课程

这7道题

涵盖了这门课前一半课程的关键知识点

第一章 第三章 第五章和第六章

包括了MOS管标准模型

所以我们知道了如何设计

或者假设去求救最小电压

也就是VGS-VT VDSAT VDS哪一个最小

首先我们要假设其中一个最小

然后利用其表达式计算

然后得出结果 回到假设中

去验证计算结果是否满足假设的要求

同时也涵盖了体效应的影响

还有沟道长度调制效应

还有如何计算电容

包括了结构电容

包括交叠电容还有沟道电容

以及为什么在截止区域

线性区域以及饱和区域时

沟道电阻会不一样

还有结电容

包括了衬底电容和侧壁电容

此外 我们还需要知道如何计算反相器链

也就是如何设计有效扇出f

还有如何设计反相器链的级数

还有

如何根据逻辑努力的方法

设计复杂逻辑门的每一个管子的尺寸

以及逻辑努力的含义

也就是电路应该需要多少能量

去提供电流

去驱动和最小参考反相器相同大小的电流

全部这些知识点都涵盖在这4道题中

谢谢你们的关注

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Hspice

-1

--文档

Introduction and Implementation Strategies for Digital IC

-1.Introduction to Digital IC

--Video

-2.Architecture of Digital Processor

--Video

-3.Full Custom Design Methodology

--Video

-4.Semicustom Design Methodology

--Video

-5.Quality Metric of Digital IC

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-6.Summary and Textbook Reference

--Video

-7.HW--作业

-7.PPT

--补充材料1

--补充材料2

The Devices

-Key Points Review of Last Lecture

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-1.Introduction

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-2.The Diode

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-3.The MOSFET Transistor

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-4.Secondary Effects

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-5.Summary and Textbook Reference

--Video

-6.HW--作业

-6.PPT

--补充材料

The CMOS Inverter I

-Key Points Review of Last Lecture

--Video

-1.Introduction

--Video

-2.Static Behavior

--Video

-3.HW--作业

-3.PPT

--补充材料

The CMOS Inverter II

-Key Points Review of Last Lecture

--Video

-1.Dynamic Behavior I

--Video

-2.Dynamic Behavior II

--Video

-3.Power Dissipation

--Video

-4. Summary and Textbook Reference

--Video

-5.HW--作业

-5.PPT

--补充材料

Combinational Logic Circuits I

-1.Introduction

--Video

-2.Static CMOS Design I

--Video

-3.Static CMOS Design II

--Video

-4.HW--作业

-4.PPT

--补充材料

Combinational Logic Circuits II

-Key Points Review of Last Lecture

--Video

-1.Static CMOS Design III

--Video

-2.Static CMOS Design IV

--Video

-3.Dynamic CMOS Design

--Video

-4.Summary

--Video

-5.HW--作业

-5.PPT

--补充材料

Sequential Logic Circuits I

-1.Introduction I

--Video

-2.Introduction II

--Video

-3. Static Latches and Registers I

--Video

-4.Static Latches and Registers II

--Video

-5.Static Latches and Registers III

--Video

-6.HW--作业

-6.PPT

--补充材料

Sequential Logic Circuits II

-1.Key Points Review

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-2.Dynamic Latches and Registers I

--Video

-3.Dynamic Latches and Registers II

--Video

-4.Dynamic Latches and Registers III

--Video

-5.Pulse Register

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-6.Pipelining

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-7.Schmitt Trigger

--Video

-8.Summary and Textbook Reference

--Video

-9.HW--作业

-9.PPT

--补充材料

Designing Arithmetic Building Blocks I

-1. Introduction

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-2. Adder: Full Adder (Definition)

--Video

-3. Adder: Circuit Design

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-4. Adder: Logic Design I

--Video

-5. Adder: Logic Design II

--Video

-6. Adder: Summary

--Video

-7.HW--作业

-7.PPT

--补充材料

Designing Arithmetic Building Blocks II

-1. Key Points Review

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-2. Multiplier

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-3. Shifter

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-4. Summary and Textbook Reference

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-5. HW--作业

-5. PPT

--补充材料

The Wire

-1. Introduction

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-2. Capacitance

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-3. Resistance

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-4. Electrical Wire Models

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-5. Summary and Textbook Reference

--Video

-6. HW--作业

-6. PPT

--补充材料

Coping with Interconnect

-1. Introduction

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-2. Capacitive Parasitics

--Video

-3. Capacitive Parasitics II

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-4. Resistive Parasitics

--Video

-5. Summary and Textbook Reference

--Video

-6. HW--作业

-6. PPT

--补充材料

Assignment Solving

-1. Assignment Solving

--Video

-2. The teaching assistants want to say

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Exercise I

-1. Problem 1

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-2. Problem 2

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-3. Problem 3

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-4. Problem 4

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-5. Problem 5

--Video

-6. Problem 6

--Video

-7. Problem 7

--Video

Exercise II

-1. Problem 8

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-2. Problem 9

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-3. Problem 10

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-4. Problem 11

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-5. Problem 12

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-6. Problem 13

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-7. Problem 14

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