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下面我们进入第六题

这一题要求我们实现这个表达式

X等于括号内的A逆加B逆

乘以C逆加D逆加E逆加F逆

最后再乘以G逆

使用互补CMOS逻辑电路设计

对于器件尺寸

题中要求输出阻抗与反相器相同

反相器中NMOS的尺寸为W比L等于2

PMOS为W比L等于6

什么样的输入模式

将会有最差或最好的等效上拉下拉电阻

记住

一般我们假设最小尺寸反相器中

PMOS晶体管的尺寸是W比L等于2

而NMOS晶体管的W比L等于1 而

这道题中我们设NMOS晶体管的W比L等于2

而不是1

而PMOS的尺寸等于6

那么我们该如何设计电路来实现这个等式呢

我们可以单独设计每个晶体管的尺寸来确保

输出电阻和参考反相器相同

还可以设计使用哪一种输入模式

会得到最差或最好的上拉下拉阻抗

最好的等效上拉电阻

意味着阻抗是最小尺寸的

对于最坏的阻抗

也就是阻抗最大

下面请暂停视频

仔细思考 再回来听我的分析

下面我来分析这道题

首先让我们回顾一下这道题涉及的主要知识点

正如我说的 一般我们使用这个反相器做参考

它的NMOS尺寸等于1

尺寸就是宽度比长度

一般宽度比长度是一个常数

所以我们将改变晶体管的宽度

平时我们说的尺寸都是宽度比长度

是一个常数

这里一般我们用这个

NMOS晶体管尺寸为1

PMOS尺寸为2

就像最小尺寸参考反相器一样

如果以此为参考

这是一个两输入的NAND门

我们可以这个电路和参考反相器有相同的输出阻抗

这是为什么呢

你可以看到

对于下拉网络

我们知道因为这个晶体管尺寸是2

这个晶体管的尺寸也是2

因此当这几个晶体管串联在一起

同时我们知道阻抗与晶体管的尺寸是成反比的

也就是说阻抗和这两个晶体管的尺寸成反比

所以我们可以得到1比2加1比2

也就等于1

换句话说

这条路径的阻抗和参考反相器阻抗相等

对于上拉网络也一样

在上拉网络的最坏情况下

也就是说当只有一条路径导通

另一条路径截止的时候

例如 这一条路径截止

这条路径导通

据此我们可以得出

这条路径的阻抗和参考反相器上拉网络路径阻抗相等

这就是两输入NAND门的设计

对于两输入的与门

我们可以发现在下拉网络中

这个NMOS晶体管的尺寸等于1

另一个也等于1

因为在最坏情况下只有一条路径导通

例如

这条路径导通

这一条截止

因此这条路径的阻抗也就等于参考反相器下拉网络

对于上拉网络也是一样

因为我们知道阻抗与晶体管尺寸成反比

也就是说更大的尺寸对应更小的阻抗

阻抗大小与管子尺寸成反比

因此1比4加1比4

实际上也就是1比2

因此 这条路就拥有和参考反相器上拉网络相同的阻抗

实际上我可以给出更多的例子

比如这个结构

它的表达式是Y等于A呈B加C 然后整体求逆

你可以看到这个晶体管的尺寸

在下拉网络的最坏情况下

在最坏情况下它等于2

等于2是因为1比2加1比2等于1

同样的 在这条路径中 当这个管子截止时

这条路径的阻抗就等于参考反相器

对于上拉网络

可以看到

这两个管子的尺寸都是4

因为1比4加1比4等于1比2

对于最坏的情况

当一条路径截止

对于这条路径也一样

这里还有另一个例子

Y等于A乘以B加上C乘以D 最后求逆

让我们分析一下

当这条路径导通

它的阻抗和参考反相器相同

当这个管子导通

这个管子截止

也就是由A和B驱动的晶体管截止

由C和D驱动的晶体管导通

你可以看到这条路径和这一条有相同的阻抗

对于上拉网络也是一样

对于这个也是一样

如果我们知道了这些知识点

再回到题目中

对于题目所给的表达式

下面我们将使用互补CMOS逻辑门

设计器件尺寸

使之满足输出电阻和参考反相器相同

参考反相器的NMOS尺寸等于2 PMOS尺寸等于6

这里不再是2和1而是6和2

首先我们推导电路的结构图

电路图如图所示

因为我们可以对表达式做一些变形来化简

所以x可以被简化为括号内的AB加CDE

再乘以F加G

所以对于G

在下拉网络中

你可以找到G在这里

与这一条支路并联

而在这个支路里 A和B串联

DCE也串联

它们之间则是并联

对于这个部分

它和F驱动的晶体管串联

所以这就是下拉网络

这是上拉网络

这是输出

而且这些晶体管的尺寸等于图中这些数字

下面让我来分析

正如你看到的

例如

在下拉网络中

如果这条路径截止

那么这条路径导通

所以这条路径中

由于这个晶体管

和参考反相器晶体管的尺寸相同

也就是参考反相器的NMOS晶体管

参考这个尺寸应该等于2

对于这条路径来说

例如

当这条路径导通

这条路径截止时

你可以看到这里尺寸是12和4

这是因为1比12加1比12加1比12加1比4等于1比2

1比12加1比12加1比12加1比4等于1比2

已知阻抗等于和晶体管的尺寸成反比

这里也是一样

当这条路径截止

这一条路径也截止

你可以求得1比8 加1比8 加1比4等于1比2

这就是为什么我们有这些数字

对于PUN

也就是上拉网络

让我来分析一条路径

例如

对于这条路径

假设其它的所有晶体管都截止了

所以你可以看到这个晶体管的尺寸等于24

而阻抗也就等于1比24

同时它的阻抗也成反比等于1比24

这个等于1比12

所以1比12加1比24

加1比24 等于1比6

所以回到题目中

这里等于1比6

而参考反相器的PMOS晶体管的W比L也等于6

这就是为什么这条路径和参考反相器的阻抗相等

这也是为什么我们有这些尺寸数字

同时题目问我们什么输入模式下

将得到最坏和最好的上拉或下拉阻抗

这一题并不难

你可以看到对于最坏等效上拉电阻

我们可以假设仅有一条路径导通

其它的路径都截止

就是最坏的情况

例如这条路径导通

其它这些晶体管都截止

这就是最坏情况

所以如果ABCDEGF等于1111100

就是最坏上拉阻抗的输入模式

对于最好情况

最好情况就是阻抗最小化

所以如果所有这些晶体管都导通了

此时的阻抗就是最小的

换句话说电流将流过这些路径

包括了AB AC ACG ADG或者BDG或者BEG

同时电流也可以从F和G流过

所以这种情况就是最好的等效上拉阻抗

因此ABCDEFG的输入应该全部为0

对于最坏情况的下拉网络 也是一样

当只有一条路径导通时

例如

这条路径导通

因此G等于1

而其它的输入信号都被0驱动

这就是意味着

ABCDEFG等于000000和1

就得到了最坏情况下的下拉阻抗

对于最好情况也是一样的

当所有的晶体管都导通时

可以得到最好的下拉阻抗

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Hspice

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--文档

Introduction and Implementation Strategies for Digital IC

-1.Introduction to Digital IC

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-2.Architecture of Digital Processor

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-3.Full Custom Design Methodology

--Video

-4.Semicustom Design Methodology

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-5.Quality Metric of Digital IC

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-6.Summary and Textbook Reference

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-7.HW--作业

-7.PPT

--补充材料1

--补充材料2

The Devices

-Key Points Review of Last Lecture

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-1.Introduction

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-2.The Diode

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-3.The MOSFET Transistor

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-4.Secondary Effects

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-5.Summary and Textbook Reference

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-6.HW--作业

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The CMOS Inverter I

-Key Points Review of Last Lecture

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-1.Introduction

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-2.Static Behavior

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-3.HW--作业

-3.PPT

--补充材料

The CMOS Inverter II

-Key Points Review of Last Lecture

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-1.Dynamic Behavior I

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-2.Dynamic Behavior II

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-3.Power Dissipation

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-4. Summary and Textbook Reference

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-5.HW--作业

-5.PPT

--补充材料

Combinational Logic Circuits I

-1.Introduction

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-2.Static CMOS Design I

--Video

-3.Static CMOS Design II

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-4.HW--作业

-4.PPT

--补充材料

Combinational Logic Circuits II

-Key Points Review of Last Lecture

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-1.Static CMOS Design III

--Video

-2.Static CMOS Design IV

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-3.Dynamic CMOS Design

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-4.Summary

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-5.HW--作业

-5.PPT

--补充材料

Sequential Logic Circuits I

-1.Introduction I

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-2.Introduction II

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-3. Static Latches and Registers I

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-4.Static Latches and Registers II

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-5.Static Latches and Registers III

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-6.HW--作业

-6.PPT

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Sequential Logic Circuits II

-1.Key Points Review

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-2.Dynamic Latches and Registers I

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-3.Dynamic Latches and Registers II

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-4.Dynamic Latches and Registers III

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-5.Pulse Register

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-6.Pipelining

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-7.Schmitt Trigger

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-8.Summary and Textbook Reference

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-9.HW--作业

-9.PPT

--补充材料

Designing Arithmetic Building Blocks I

-1. Introduction

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-2. Adder: Full Adder (Definition)

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-3. Adder: Circuit Design

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-4. Adder: Logic Design I

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-5. Adder: Logic Design II

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-6. Adder: Summary

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-7.HW--作业

-7.PPT

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Designing Arithmetic Building Blocks II

-1. Key Points Review

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-2. Multiplier

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-3. Shifter

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-4. Summary and Textbook Reference

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-5. HW--作业

-5. PPT

--补充材料

The Wire

-1. Introduction

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-2. Capacitance

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-3. Resistance

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-4. Electrical Wire Models

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-5. Summary and Textbook Reference

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-6. HW--作业

-6. PPT

--补充材料

Coping with Interconnect

-1. Introduction

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-2. Capacitive Parasitics

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-3. Capacitive Parasitics II

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-4. Resistive Parasitics

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-5. Summary and Textbook Reference

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-6. HW--作业

-6. PPT

--补充材料

Assignment Solving

-1. Assignment Solving

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-2. The teaching assistants want to say

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Exercise I

-1. Problem 1

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-2. Problem 2

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-3. Problem 3

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-4. Problem 4

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-5. Problem 5

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-6. Problem 6

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-7. Problem 7

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Exercise II

-1. Problem 8

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-2. Problem 9

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-3. Problem 10

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-4. Problem 11

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-5. Problem 12

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-6. Problem 13

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-7. Problem 14

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