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接下来我将介绍有比逻辑

包括伪NMOS

和DCVSL（即差分层叠电压开关逻辑）

我先给你们回顾一下

之前介绍的无比逻辑

你们还记得我上一堂课提到的吗

无比逻辑的逻辑电平

和器件相对尺寸无关

所以晶体管可以是最小尺寸

从一种状态

到另一种状态的变化

也不取决于器件相对尺寸

这是无比逻辑的定义

还记得吗

我给你们看过了这个例子

我告诉过你们这是钟控RS触发器

在这种情况下

我们需要认真地设计

M8和M7的尺寸与M4的比

这样我们才能保证

下拉网络比上拉网络强

这样这个电路的功能才是正确的

这是个有比逻辑

对于互补CMOS电路 它的特性有

鲁棒性

无比逻辑

满逻辑摆幅

高噪声容限

对称的VTC

没有静态功耗

如果忽略门翻转时的过渡效应

实现一个N输入逻辑门

需要的晶体管数目是2N

因为下拉网络有N个NMOS晶体管

上拉网络有N个PMOS晶体管

因此面积

和总电容相对很大

然而如果我们设计

有比逻辑而不是无比逻辑

我们有一些有点

我们的目标是降低实现

给定逻辑所需的晶体管数目

因此我们可以减少面积

降低成本

我们采用的方法

是用NMOS晶体管

组成下拉网络实现逻辑功能

然后用简单的负载器件

实现上拉功能

优点是我们可以把

晶体管的数目从2N减少至N+1

因为我们有

下拉网络中的NMOS晶体管

和一个作为负载器件的晶体管

总共是

N+1个晶体管

在互补CMOS电路中

我们在下拉网络中

有N个NMOS晶体管

在上拉网络中

也有对应的N个PMOS晶体管

所以这个方法可以

将晶体管的数目从2N降低到N+1

缺点是这可能降低电路的鲁棒性

而且会增加额外的功耗

我给你们看一个有比逻辑的例子

在这个例子里

我们用PMOS晶体管作为负载器件

PMOS晶体管的输入接地

这是下拉网络

和这里的一样

我们还有另一个电路

这里是电阻

这里的电阻作为负载器件

下拉网络是一样的

这被称作伪NMOS电路

这是阻性负载

我们的目标是

与互补CMOS相比

降低器件的数量

这是伪

NMOS电路的基本性质

由N+1个晶体管组成

VOH

输出高电平等于电源电压VDD

额定输出低电平不等于0

这是VOL的表达式

等于VDD

乘以这一项

VOL取决于

由下拉网络和负载器件

组成的电阻分压器的分压

VOL=VDD*RPDN/(RL+RPDN)

因为VOL不等于0

这降低了噪声容限

而且增加了额外的静态功耗

负载器件

相对下拉器件尺寸

可以在噪声容限

传输延时和功耗之间权衡

我给你们看一个例子

在这个情况下

NML需要大电阻RL

如果RL很大

那么VOL接近于0

VOL很低

考虑NML的情况下我们需要大负载电阻

然而考虑性能

比如tpLH的情况下

我们需要小电阻

因此小电阻时tpLH很小

因为tpLH=0.69RLCL

为了降低tpLH，

我们需要减小电阻

我们需要权衡

在不同参数之间权衡

我们怎么计算VOL

我们假设NMOS工作在线性区

PMOS速度饱和

我们令通过负载器件

和下拉网络的电流相等

这是通过

由NMOS晶体管组成的

下拉网络的电流

这是通过

PMOS负载器件的电流

这个器件工作在速度饱和区

这个器件工作在线性区

假设VOL小于VGT

VGT是VGS-VT的简写

我们假设VTn和VTp绝对值相等

那么可以得出VOL等于这一项

up*Wp/(un*Wn)*VDSATp

为使得VOL尽量小

PMOS器件的尺寸应当尽量小

这将使PMOS晶体管越来越弱

远弱于NMOS下拉器件

然而 这会对传播延时tpLH有不良影响

我们之前就知道了是吧

在低电平输出的时候

还有静态功耗

因为VOL不等于0

因此存在电流

当VOL为低时的电流我们定义为Ilow

等于这一项

功耗等于VDD*Ilow

近似等于VDD乘以这一项

就是这样

即使电路没有翻转

仍然有功耗

对于伪NMOS逻辑来说是个大问题

在某些情况下

我们还应当考虑

沟道长度调制效应

这张胶片里你可以看到

这张图

这是Vin，这是Vout

如果PMOS晶体管很小

可以被拉低

如果PMOS晶体管

尺寸越大越强

就越难以

被下拉网络拉低

你可以看到

这个器件的尺寸

PMOS晶体管的尺寸

等于4,2,1,0.5,0.25

你可能会问我们

怎么实现W/L小于1的晶体管

这种情况下

我们实际上是增加PMOS晶体管的长度

如果沟道长度不取最小0.25um

我们可以增加PMOS晶体管的沟道长度

这样就可以制造

长宽比小于1的PMOS晶体管

现在是

这堂课的第一道思考题

对或非门和与非门

哪个更适合用伪NMOS实现

我说过对于互补逻辑门

与非门的性能比或非门好

因为与非门的逻辑努力

比或非门小是吧

所以与非门比或非门更快

然而在伪NMOS逻辑中

哪个更好

或非门还是与非门

给出理由

这是第一道思考题

我接下来介绍DCVSL

DCVSL是差分层叠电压开关逻辑

改良伪NMOS的目标

是彻底消除静态电流

我们不希望有静态电流

在静态时从VDD流向GND的电流

这是个问题

同时我们想提供轨到轨的摆幅

并降低tpLH

我们要怎么实现呢

我们可以设计一种叫自适应负载

例如如果输出为高

那么负载电流会自动增加

这就是我们的想法

如果要输出低电平

那么负载电流

会降低或者彻底消除

这是非常好的性质

我们要怎么实现呢

我给你们看个例子

这是

介绍DCVSL的

这有PDN1和PDN2

当PDN1导通时

PDN2关断

反之亦然

当PDN2导通时PDN1关断

我们这有两个PMOS晶体管负载

这是输出

这是输出取反

如果我们假设这个初始值

即输出等于1

那么输出的反为0

因此这个下拉网络关断

这个导通

因为这个导通

输出的反接地

因此输出的反等于0

如果输出的反等于0

那么晶体管M1导通

输出等于1

因为这个关断

输出等于1

这是初态在某个情况下

PDN1和PDN2

同时发生变化

例如这个导通

这个关断

那么这个导通

下拉网络

会试图降低输出电压

因为电流会对输出

和GND之间的电容放电

与此同时你可以发现

因为输出的反等于0

那么晶体管M1仍然导通

因此晶体管M1试图拉高电压

他们会相互竞争

如果我们能保证

这里的下拉网络比上拉网络强

即比M1强

那么Vout会降低

然后使晶体管M2导通

如果M2导通

M2会对输出的反

和GND之间电容充电

那么电势会随之上升

那么这个会使晶体管M1关断

如果这个关断

那这里就没有电流

那么输出的反从0到1变化

输出从1变化到0

这之后你会发现

DCVSL逻辑发生了变化

这是DCSVL的结构图

我们有两个下拉网络

他们是互补且互斥的

互斥的意思是当这个导通

这个必定关断

当这个关断

这个必定导通

静态逻辑

功能仅由NMOS器件实现

具有与伪NMOS逻辑相同的优点

更适合用来实现或非逻辑

因为我们不希望晶体管串联

那是与非逻辑

在或非逻辑中

我们希望晶体管并联

注意 需要仔细设计

PMOS晶体管的尺寸使电路能正确工作

差分逻辑

信号和反向信号都需要

一般需要更多面积

但是如果两个互补下拉网络

可以共享部分晶体管

PDN1和PDN2在某些情况下可以共享晶体管

这样总面积可以大量减小

例如这个例子里

我们同时实现异或门和同或门

异或和同或可以共享部分晶体管

这样我们可以大大减少面积

考虑功耗

这种设计不消耗静态功耗

但是有可能有

翻转电流导致的功耗问题

翻转电流指的是

在发生翻转的过程中产生的电流

性能

由于信号馈通效应

与静态互补CMOS相比恶化

我之后再介绍这一问题

你可以在这看到

这是DCVSL与门

-与非门的瞬态响应

这是与门-与非门

如果A与B同时从0变化到1

那么A反与B反从1变化到0

这是A与B

这是A 反与B 反

你可以看到如果A与B上升

那么输出会下降

输出等于AB反

会下降

如果输出下降

那么输出的反会上升

在这里你们可以看到

因为信号馈通

我们先出现下过冲

然后才上升

在这种情况与门

与非门的传播延时等于197ps

输出的反的延时等于这个

由与非门和

反相器组成的

互补CMOS逻辑的延时是200ps

这是由于信号馈通效应

所以它会比

互补CMOS实现的逻辑门略慢