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同学们大家好

欢迎来到这周的课程

今天

我将继续上一堂课的内容

有比逻辑

伪NMOS和DCVSL

传输管逻辑

最后是动态CMOS设计

在这之前

我简单回顾一下上一堂课

上一堂课里

我介绍了由上拉网络和

下拉网络组成的互补逻辑门

上拉网络

完全由PMOS晶体管组成

下拉网络完全由NMOS晶体管组成

上拉网络和下拉网络互为对偶网络

串联的NMOS晶体管实现了与门

并联的PMOS晶体管就实现了与非门

类似的

并联的NMOS晶体管实现了或门

串联的PMOS晶体管就实现了或非门

或非的意思是或取反

这就是对偶网络的意思

接下来

我介绍了数据输入模式对VTC的影响

你可以看到绿色曲线

和红色曲线的差别

为什么会有这些差别

这是因为体效应

在这个例子中

当B等于1

A从0到1

你可以发现

由于体效应

由A驱动的晶体管（在这个例子里是M2）更难导通

是吧

和A等于1

B从0到1的例子比较

在这个例子里

并不存在体效应

因此由B驱动的晶体管M1更容易导通

这就是为什么红色曲线位于中央

而绿色曲线在这

输入模式对

传输延时的影响也是类似的

你可以在这看到两个例子

A等于1，B从1变到0

另一个情况是

A从1变化到0

B等于1

为什么我们有不同的结果

这个比这个快

这也是因为体效应

因此这个例子中

由A驱动的晶体管要比这个例子中

由B驱动的晶体管更容易关断

由于体效应

晶体管会更难导通更容易关断

是吧

你们也可以在这个例子中看到

在这个内部节点我们有电容

所以考虑内部节点

由于A从1到0变化

不需要给内部节点充电

然而在这个情况

因为A等于1

因此这个内部节点需要充电

这就是为什么这个情况

会比这个情况更快

当VOUT

从高到低也是一样的

为什么这里有区别

你可以看到当A从0到1

和这个情况相比

B从0到1

没错 由A驱动的晶体管

比由B驱动的晶体管更难导通

但是在这个情况下

你会发现在A变化之前

内部节点的电容已经被放电了

而在这个情况下

只有在B的信号到来之后

内部节点才能被放电

这就是为什么

这个例子比这个例子更快

根据这些例子我们可以看到输入模式

对传播延时有影响

这张胶片

显示了最小尺寸复合门的定义

这是最小尺寸参考反相器的定义

NMOS晶体管的尺寸为1

PMOS晶体管的尺寸为2

这是参考反相器

我们要确保

下拉网络产生的电流

与最小尺寸参考反相器相同

所以这个晶体管的尺寸应该为2

这个也是2

因为这两个晶体管是串联的

因此这个晶体管的尺寸

应该是这个晶体管的两倍

在这个情况下

下拉网络可以产生与最小尺寸参考反相器相同的电流

下拉网络的电阻和这个电路相同

考虑上拉网络

在最坏情况下

只有一个晶体管导通

只有一条通路

例如这条通路断开

因此这个晶体管的尺寸

应当等于PMOS晶体管的尺寸

因此这个晶体管的尺寸应该是2

这是最小2

输入与非门

两个NMOS晶体管的尺寸是2

两个PMOS晶体管的尺寸也是2

这对2输入或非门也是类似的

在最坏情况下

下拉网络只有一条通路导通

因此这个NMOS晶体管的尺寸

应当等于这个NMOS晶体管

对于上拉网络

我们有两个PMOS晶体管串联

因此这些晶体管的尺寸

应当是最小尺寸参考反相器的两倍

这个由A驱动晶体管的尺寸

应当是

这个最小尺寸参考反相器中

由A驱动的晶体管尺寸的两倍

这是最小尺寸2输入与非门和

最小尺寸2输入或非门的定义

这一定义只是在我们的课程中使得我们的描述更清楚

那么我们怎么计算逻辑努力呢

逻辑努力的定义是

考虑一个能在最坏情况下

能够提供与最小尺寸

参考反相器相同大小电流的

最小尺寸复合门

那么这个复合门的

同一个输入信号的输入电容

除以最小尺寸参考反相器的输入电容

就是逻辑努力

根据定义

你可以得到2输入

与非门的逻辑努力是（2+2）/（2+1）

结果是4/3

这对于或非门也是类似的

逻辑努力是（4+1）/（2+1）

结果是5/3

逻辑努力代表了一个复合门

在提供与

参考反相器相同的

输出电流的情况下

需要额外表现出的输入电容

所以是

这两个电路输入电容的比

这个表格展示了上拉网络和下拉网络

中晶体管

数目不同的电路的逻辑努力

例如对与非门

例如N输入与非门

逻辑努力等于(N+2)/3

对于N输入或非门

逻辑努力等于(2N+1)/3

你最好记住这些结论

这在手算的时候是很有用的

这个表里

显示的是本征延时因子

N输入与非门和n输入或

非门的本征延时都是N

这些需要记住

这张胶片我给你们留一个思考题

如何定量地计算

逻辑努力和本征延时因子

我们可以看到

在表达式里这个等于AB+C取反

这是电路符号

这是电路图

在这种情况下

例如最坏情况下

我们假定这条通路并不导通

那么我们有两个串联的NMOS晶体管

那么这个晶体管的尺寸

是这个晶体管的两倍

这个由B驱动的晶体管尺寸

是这个的两倍

因此晶体管的尺寸分别是2和2

如果这条通路关断

这条通路导通

因为在这种情况下

我们的下拉网络

只有一个NMOS晶体管

那么这个晶体管的尺寸

应该等于这个晶体管的尺寸 对吧

对于上拉网络

只有一条通路导通的情况也是类似的

例如这条通路关断

那么我们有两个串联的PMOS晶体管

这两个晶体管的尺寸

应该是这个晶体管尺寸的两倍

那么这两个晶体管的尺寸是4

根据逻辑努力的定义

gA为(4+2)/(2+1) 等于6/3

对gB和gC也是类似的

考虑本征延时因子

你可以看这里

这里的本征电容

由C驱动的PMOS晶体管

由A驱动的NMOS晶体管

和由C驱动的NMOS晶体管提供

因为电容与晶体管的尺寸成正比

那么

这里的电容是4+2+1

这是这一点的本征电容

我们也可以算出

最小尺寸参考

反相器的本征电容

应该是2+1

那么(4+2+1)/(2+1)

结果是7/3

这个问题并不难

如果你能理解逻辑努力

和本征延时的定义和本质内涵

你就能计算这个问题

这是非常简单的

对这个电路也是类似的

Y等于AB+CD取反

等于这个式子

在最坏的情况下

只有一条通路导通

最终我们可以计算出

gA等于这个

gB等于这个和p等于这个

这最后一个

相对来说更复杂

Y等于A*(B+C)+D*E 取反

在这里

你能看到电路图

在最坏情况下

这里关断

我们只有两个晶体管

串联的NMOS晶体管

因此这两个的尺寸都是2

考虑上拉网络

在最坏情况下

例如这里关断

那么我们有这样的结果

这个晶体管的尺寸是3

这个的尺寸是6

因此我们可以计算上拉网络

可以产生

与参考反相器相同的电流

因为我们有相同的导通电阻

最后我们可以得出

A、B、C、D、E的逻辑努力

和本征延时因子

在这张胶片里

我将介绍尺寸系数

这是最小尺寸参考反相器

输入电容是Cref

这是最小尺寸与非门

根据逻辑努力的定义

输入电容等于gCref

这是Cref 这是gCref

与最小尺寸的与非门相比

这个电路

是我们将最小尺寸

与非门的PMOS晶体管

放大S倍

得到的

这个也是一样的

我们把最小尺寸

与非门的NMOS晶体管放大S倍

这是尺寸因子的定义

即这个与非门与最小尺寸

与非门的尺寸比

那么由于这个电路的输入电容等于gCref

那么这个电路的电容就等于SgCref

根据这个

我们可以得到Cg=gSCref

我们还知道f/b=Cg(i+1)/Cgi

因此我们可以计算出尺寸系数

例如根据这个表达式

这个电路的尺寸系数等于这个值

然后Cgi可以由这个来表示

最终我们可以计算出尺寸系数

可以用来设计复合门链

逻辑努力的方法

可以用来

快速估算许多复合门的性能

这样就不需要使用

HSpice之类的EDA仿真工具

你可以迅速得到结果

For example we know that
例如我们知道

当使用互补CMOS逻辑实现时

与非门比或非门快

例如2输入

与非门的逻辑努力是4/3

2输入或非门的逻辑努力是5/3

因此

与非门的逻辑努力比或非门小

所以与非门比

或非门更快

我们知道

最佳的门努力是4

使得延时到达最小值

这是最优值

此时传播延时

可以达到最低

如果逻辑门链的级数N太小

那么h会变大

会导致性能恶化

同时面积

和功耗会变差

我们也可以

稍微增加超过4

这可以有效降低面积和功耗

而只损失少量性能

然而

如果门努力远大于6

那么会使得电路变得很慢

逻辑努力

随着扇入的增加

而线性增加

所以最好将多扇入的复合门

替换成几级

相对简单的逻辑门链

这是对上一堂课的简要回顾