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大家好！我是路遥

是你们的助教之一

今天的这堂课主要针对你们的课后作业

我将会对其中的某些问题

给出详细的解决方法

现在就让我们开始吧!

第一次课后作业的第五个问题

如下图

在充电过程中

从供电电源汲取的能量

只有一半被储存在电容中

这是一个真或假的判断题

当电源电压从0到1变化时

我们能够计算这个值

被消耗的总能量等于CL乘以Vdd的平方

储存在电容中的能量等于这个

从供电电源获得的能量

只有一半储存在电容中

另外一半能量被电阻消耗

所以答案是“true”

现在我们进入到第二次课后作业

第八题

“对于一个短沟MOS管

VDS的增大会使

漏端耗尽区的宽度增大

因此阈值电压也会增大”

这句话的前半段部分是正确的

后半段部分错了

这个公式对于长沟MOS管来说是对的

但对于短沟MOS管是不准确的

这个公式没有显示出阈值电压

与MOS管的尺寸和VDS之间的关系

事实上

阈值电压已经受到

VDS和MOS管尺寸的影响

由于源端和漏端电场的作用

栅下的部分区域

已经被耗尽

于是较小的电压也能导致强反型

Vth随着L的减小而减小

同样也会随着VDS的增大而减小

这个示意图描述了这种情况

这是因为随着VDS的增大

漏端和存底的反型电压

也会增大

于是耗尽区的宽度增大

正确的答案是 “false”

下面是第十题

在亚阈值导通的情况下

根据第一幅图

我们可以知道当VGS小于Vth时

电流并没有立即降为0

电流是以指数的趋势下降

这就跟双极性晶体管一样

这是由于，当没有形成沟道时

S-B-D组成了一个寄生双极性晶体管

所以电流能够用这个公式来表示

答案是选 a

接下来是第三次课后作业

对于一个CMOS反相器

输入节点只与MOS管的栅端相连

MOS管的栅端是隔直的

是没有直流电流的。所以它有非常高的输入阻抗

a 是正确的

在稳态情况下

输出与电源或地之间

总存在一条有限电阻的通路

所以，输出电阻比较小

b 是错的

正是由于输出是低阻抗

所以它对噪声不敏感

d 是错的

输出要么为等于电源电压

要么为0

输出的逻辑电平与器件的尺寸没有关系

这种特性被称作为无比逻辑

c 是错的

在稳态情况下

在电源电压和地之间不存在直流通路

所以不消耗静态功耗

e 是正确的

接下来是第四次课后作业

第一题

由讲义我们知道

CMOS的传输延时

能够由这个公式表示

我们可以通过

增大W/L或者电源电压

或者降低CL来降低传输延时

所以正确的答案是a和c

为了计算反相器本征延时

我们需要先知道

本征电容和等效电阻

经过S因子缩放的反相器

它的本征电容为SCiref

它相应的导通电阻为Rref/S

其中，Ciref与Rref是最小尺寸

参考反相器的本征电容和电阻

我们已经能够知道

反相器的本征延时能够这样计算

所以以S因子缩放的反相器的

本征延时等于这个

与缩放因子无关

所以它是与栅的尺寸没有关系的

正确的答案是b

第四题和课堂上

例子的情况是一样的

首先，我们能够计算出传输延时，像这样

为了满足最小延时

我们可以得到这些公式

我们知道CL/C1等于16

所以我们能够得如下结论

反相器2的尺寸是2

反相器3的尺寸是4

或许你认为你第五次

课后作业的题目有些难度

现在我们来解决这些问题

对于第五次作业中的第三题和第四题

由于NMOS的串联结构一般用于实现“与”逻辑

并联结构用于实现“或”逻辑

我们可以得到这些结论

对于第五题

假设单位尺寸的MOS的导通电阻为1

那么以S因子缩放的MOS管的

导通电阻就为1/S

为了获得相同的输出电阻

这也是为了获得相同的传输延时

最坏的情况是

只有一条导通路径

所以我们需要保证每一条路径

都和这个反相器有相同的电阻

对于这个反相器

我们假设电阻分别为Rp0和Rn0

对于这个路径

这些电阻的阻值分别为1/3Rn0

1/3Rn0,1/3Rn0,所以这个路径的阻值为Rn0

这个路径的情况也是一样的

对于这两个路径来说

只有一个晶体管

它的电阻是一样的

并且尺寸同样为8

对于这个路径而言

晶体管是串联的

所以这些晶体管的尺寸应该是这个晶体管的两倍

也就是16. 最后我们可以得到所有晶体管的尺寸

有讲义我们可以知道

一个N输入的与非门的逻辑努力为(N+2)/3

三输入的与非门的逻辑努力为5/3

第六次课后作业

我主要讲多米诺逻辑

对于多米诺逻辑而言

每一个动态的栅接着一个静态的反相器

所以它只能实现同相逻辑

所以答案是 “false”

对于第七次课后作业

我讲两道题目

从第四题开始

对于第四题

请看这张图

这是一个高电平锁存器

当上升沿到来时，T3导通

输入数据传输到Q

建立时间的意思是在上升沿到来时

输入数据有效所需的时间

在T3导通前

输入数据必须已经传输到T3的输入端

经过I1，T1,以及I4

这段时间等于这个

因为这个等于1

这个等于2

所以建立时间等于5

传输时间的意思是

输出数据传输到Q所用的最大时间

当T3导通时

输入数据通过T3

I6，最终传输到Q

所以传输延时等于这个，也就是3

保持时间的意思是

当时钟沿到来后输入数据稳定所需的时间

当时钟沿到来时

T3关断，T3导通

T1关断

所以数据D不能够传输

也即是说没有必要保持数据D

故保持时间是0

对于这个问题

我们可以计算在不同时

钟偏移下的最小时钟周期

第一种情况

当时钟偏移为0时

最小的时钟周期为16

请看这张图

在这种图中

红色路径的延时是16

时钟到Q的延时是2

通过五个逻辑门所需的延时是2乘以5

通过一个多路复用器的延时是3

以及建立时间为2

所以总延时为2加10加3加1

黑色路径的延时是13

包括寄存器时钟到Q的时间

以及5个逻辑门的延时以及一个建立时间

棕色的路径的延时是10

蓝色路径的延时为12

在时钟沿到达T2前

输入数据必须已经传输到了

寄存器2的输入端

所以红色的是关键路径

第二种情况

当时钟偏移为4时

最小的时钟周期为13

由于T2与T1之间的时钟偏移

红色路径和蓝色路径的延时分别降低为12和8

但是黑色路径和棕色路径的延时并没有改变

所以黑色路径的延时决定了最终延时

现在我们讲第八次作业

对于第三题

0-0交叠与1-1交叠的情况

如这幅图所示

我们可以发现

在0-0交叠后

T2导通

所以只要0-0交叠的时间小于T1

I1与T2的延迟时间

那么D不会传输到C

所以只需要一个反相器就可以了

答案是b

第九次作业

我选择讲解其中的第五题和第八题

对于一个镜像加法器

我们可以看看原理图

我们可以发现在进位信号产生后才有求和信号

所以求和延时大于进位延时

这个加法器有着相同的求和延时和进位延时

这是基于传输门的全加器

所以答案是b

对于第九次作业的点操作符

对于一个N位的加法器

所有进位的产生都需要log2(N)步

也即是需要log2(N)点

那么总点操作符数目是N乘以log2(N)

由于共享

实际的总数为N乘以log2(N)减1

所以对于8位的加法器答案是17

这张图可以更加清楚的阐述这个问题

我们将会在第十次作业中做一些计算

现在，我们需要利用正如这幅图所示的

改进型Radix-4 Booth 乘法器

来计算X乘以Y

我们知道Y等于0111

我们将y(-1)=0加入到最低有效位

将y(n)=0,y(n+1)=0添加到最高有效位

这样就可以扩展为0001110

经过编码后

从最低有效位到最高有效位分别为-X，2X以及0

假设X是Y的补码

则X是一个负数

Y是一个正数

我们可以这样计算这个式子

最终的结果是-42

这个结果和采用这种方式

计算的结果是一样的

假设X与Y是无符号数

则X等于10，Y等于7

X乘以Y为70

我们也可以这样计算这个式子

结论是一致的

在我们这个课程中

传输延时始终是非常重要的

在第十一次课后作业中再次出现了传输延时

现在让我们来看这个问题

在第五题中

为了最小化本地时钟的偏移

我们需要保证

每条路径的延时是相等的

我们在课程中已经知道

对于这个原理图

每一条路径的延时

都可以用这种方法来计算

对于这个原理图

我们可以计算出时钟1

时钟2，时钟3的延时

接着我们让这些延时相等

最终我们可以得到每条路径的延时为9RC

并且R3等于4R

所以k等于4，n等于9

我要讲解的最后一个问题是

第十二次课后作业的第三题

这道题是关于

寄生电容的稳定性和串扰的

对于这个问题

我们已经知道节点Y的扰动

与节点X的阶跃电压的关系

能用这个公式来表示

因为CXY等于1，CY等于9

delta VX等于-2.5

所以我们可以计算得到delta VY等于-0.25

那些我没有讲到的题目

你们可以参考讲义

这就是今天的习题课

谢谢你的参与