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下面就开始这堂课的主要内容

首先介绍动态特性

从前面课程中的定性分析

可以得出

CMOS反相器的传播延时

由反相器通过

PMOS和NMOS分别对负载电容进行充电

和放电的时间决定

这个结论

告诉我们

研究负载电容的主要组成部分是非常重要的

在进一步分析之前

我们需要知道

负载电容的主要组成部分

请看这张胶片

这里的这幅图片

对负载电容

充放电的时间

这里说明了怎样计算

传播延时

负载电容的

主要组成部分是什么呢

这里有这样一张图片

这是一个反相器

这是另一个反相器

第一个反相器的输出是

第二个反相器的输入

可以发现存在这些电容

第一个是栅漏电容

在这里

这是栅漏间的电容

代表了覆盖电容

这是由

横向扩散引起的

还有沟道电容

晶体管工作在线性区时

沟道电容等于WLCox/2

在晶体管工作于饱和区时（沟道电容）等于2WLCox/3

还有扩散电容

Cdb1 和 Cdb2

这是结电容

包括扩散区的

1个底部电容

和3个侧面

结电容

还有这些电容

这是Cg3 和 Cg4

这是这个晶体管和这个晶体管的栅极电容

另外 还存在连线电容

对CMOS电路的

每一个电容单独进行手工分析事实上是不可能的

因为太复杂了

MOS晶体管模型中的

很多非线性电容

还可能使手工分析的难度加重

所以一个可行的方法是把

所有的电容

集总成一个

位于输出端和地之间的电容

它看起来很简单

但这事实上是对实际情况做了大量简化

甚至在分析一个简单的反相器中

也是做了大量简化的

现在分析主要组成部分

第一个是栅漏电容

首先是Cgd12

在这里

我们假设输入

被一个上升和下降时间都为0的理想电压源驱动

也就是有一个阶跃输入

因此M1和M2或者处于截止区

或者处于饱和区

比如对于NMOS晶体管

如果输入是逻辑“0”

晶体管将关断 如果输入是逻辑“1”

电压减去阈值电压

可能比饱和电压VDSAT大

栅源漏源电压也比VDSAT大

于是晶体管处于饱和区

在输出的前半段时间里

只有覆盖电容

需要考虑

当把栅漏电容

用一个到漏到地电容代替

需要考虑密勒效应

这里做了讲解

这里是输入电压

这里是输出电压

如果输入电压

提高一个小量ΔV

输出电压

将减少ΔV

于是在这个电容两端的

电压差将变化2ΔV

电荷转移2ΔVC

这是电荷转移

比如 我们假设这个电荷量为Q1

我们用位于输出

和地之间的电容取代替它

我们须保证这时候的电荷转移量和

这时候的电荷转移量相等

电压变化

仅为ΔV

所以这种情况的电容

应该是这时候的两倍

是吧 这就叫做密勒效应

这是2C

这里的电容C=2CGDOW

代表单位宽度的覆盖电容

接下来介绍扩散电容

事实上我们应该已经知道怎么计算了

因为我们已经知道什么是线性系数了 对吧

系数Keq

可以由下面的等式计算

然后计算Cdb1 和 Cdb2

接着计算扇出栅电容

Cg3 和Cg4 这是Cg3和 Cg4

这个等于NMOS栅源之间

栅漏之间的

交叠电容

以及沟道电容

还有PMOS栅源之间

栅漏之间的

交叠电容

以及沟道电容

我们需要通过两种方法简化这个方程

第一种

假设不需要

考虑密勒效应

因为我们假设这个

连接在一起的栅在50%点到来之前不会翻转

所以在我们感兴趣的区间

Vout2保持为常数

第二个假设是

沟道电容总是

等于WLCox

于是我们可以忽视饱和区

对吧

在这种情况下

这是一个非常悲观的和保守的估计

误差约为10%

不过没关系

对于手工计算准确度足够了

这是两个

反相器级联的版图

你们可以在这本书中

找到计算线性系数Keq

和计算CMOS反相器集总电容的例子

接下来将讲解传播延时的分析

我们有两种不同的模型

第一种是开关模型

你们是否记得我曾说过

晶体管就是一个具有有限的导通电阻

和无限的关断电阻的开关

这里我们就把晶体管看作一个开关

可以发现

这个晶体管在这里相当于一个电阻

这里有一个电容

所以这里有一个电阻和电容

我们可以计算延时

延时为

RC=0.69RonCL

这个电阻可

以通过从

Vout等于VDD到Vout等于VDD/2积分得到

结果等于3VDD(1-5λVDD/6)/4IDSAT

IDSAT在这段时间内是常数 等于这个

在这个基础上 我们可以计算传播延时

等于tpHL 和 tpLH的平均值 等于这个

我会给出一个计算传播延时的例子

比如 这里有两个反相器

这个尺寸为4.5 这个尺寸为1.5

这是第一个反相器的输入

这是第一个反相器的输出

怎样计算传播延时

我们需要计算tpHL 和tpLH

tpHL等于这个 对吧

0.69RC

电容在这

电阻等于这个

tpLH等于0.69乘上这个再乘上这个

这是电容 最后tpLH等于29ps

这个结果怎么得来的

请看这张表

你们还记得这张表吗

当NMOS晶体管的尺寸等于1

导通电阻为13K欧姆 对吧

这个是31K欧姆（指的是PMOS晶体管）

因为NMOS

晶体管的电阻

反比于晶体管的尺寸

于是我们可以

用这个除以晶体管的尺寸

最后就可以算出电阻

如果知道了这个和这个

就可以计算出这两个的算术平均数

最后得到tp 等于 32.5ps

这是最终结果

这是手算得到的

但根据HSPICE仿真结果

发现这个不同于这个

这个不同于这个

这个更大 也就是说相比于手工计算的结果

仿真出来的结果

事实上是更慢的

为什么会有这样的结果呢

这是第一个问题

你们可以在这里找到答案

这里是输入 并且有一些这样的东西

这个叫上过冲 这个叫下过冲

因为在栅漏之间

有电容

电容两端的

电势不能突变

这就是如果输入突然增加

输出将同时突然增加的原因

电容两端的电压

差不能突然改变

所以这个（仿真）

相对于这个（手算）更大

所以 这个比这个大是有道理的

这就是第一种方法——开关模型

第二种是电流源模型

因为通过

NMOS的电流相同

是饱和电流

所以可以用一个电流源代替晶体管

这里有一个电容和一个NMOS晶体管

当电容放电时

这个可以被简化成这个

所以延迟应该

等于CL乘以电压的变化除以电流

这是电荷量如果电荷量除以电流

可以得到延迟时间

为CLVDD/(2Iav)

平均电流可

以用起始点

和结束点的电流平均计算

起始点Vout = VDD 结束点 Vout = VDD/2

最后得到平均电流

知道了这个和这个

于是我们就可以计算传播延时

结果等于这个

这是传播延时的表达式

tpHL 等于0.69CLReq

电阻可以用这个表示 对吧

如果我们忽视沟道长度调制效应

就可以忽略这一项

那么这个就可以被表示成0.69乘以这个

结果等于这个 最后 得到这个

如果V

DD >> VTn+ VDSATn / 2

对于NMOS晶体管

这个值通常等于0.43 对吧

VDSAT 等于 0.63

所以这个值约为0.74和0.75

这个结果在VDD远大于这个的假设下是有意义的

在这个条件下 可以发现这个等于这个

于是这一项可以被抵消

所以tpHL可以表示成这样

在这个表达式中

可以发现延迟事实上是

不依赖于供电电压的 对吧

因为这里的表达式里没有任何供电电压

由于沟道长度调制效应的影响

供电电压的影响

确实存在

提高供电电压

将带来性能的

小幅改善（比如延迟的减小）

大家可以看这张图片

这幅图说明

tp是供电电压的函数

如果提高供电电压 延时将减小

那是因为仍然存在

沟道长度调制效应的影响

如果没有这个影响

即使提高供电电压 也不能减小传播延时

由于沟道长度调制效应

提高供电电压仅能使传播延时

有一个小量的减小

在这里 我们还可以发现一些偏差

因为供电电压很低

所以晶体管

没有工作在速度

饱和区

当供电电压约为2VT

2VT事实上约等于VT+VTSAT/2

可以看到传播延时的急剧增加

所以应该避免

工作在这个区域

请比较这个

和之前介绍过的

你可以发现他们是非常相似的