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接下来介绍怎样计算功耗

到目前为止

具有理想VTC(即对称响应形状

全幅逻辑摆幅及高噪声容限)的静态CMOS反相器

表现出极佳的稳定性

这大大地简化了设计过程

并打开了通往设计自动化的大门

CMOS电路的

另一个

诱人之处

在于它在稳态下

几乎没有功耗

正是同时具有稳定性和

低静态功耗

使CMOS技术已成为

大多数

现代化数字集成电路设计的选择

CMOS反相器的功耗有3个

主要组成部分

第一个是由充放电

电容引起的动态功耗

第二个是

直接通路电流引起的功耗Pdp

是由在反相器翻转的

一小段时间内电源和

地之间的直流通路造成的

在那段时间

NMOS和

PMOS都导通

最后一个叫静态功耗

是没有开关活动存在时

（即没有翻转时）

在电源和地之间

流动的电流引起的

总功耗就是

Ptot=Pdyn+Pdp+Psta

通常我们把

Pdyn+Pdp看作动态功耗

我们可以看出

这个是低电平到高电平

翻转时的等效电路（假设输入为上升和

下降时间都为0的阶跃信号）

我们可以发现

在这一翻转期间

从电源中取得的能量只等于CL 乘以 VDD 的平方

这个积分式里包含了Vdd

在转换期间我们发现一半的能量被存储在电容中

在这个积分式中

这是输出电压

所以在0到1翻转期间

从电源中获得的能量是CL

乘上VDD 的平方

于是

能量EN= CL × VDD 2 × n(N)

这里的EN

是在N个时钟周期里的

总能耗

这里的n(N)代表

在N个时钟周期里

发生的由0到1的翻转次数

我们用

总能量除以总时间

就是功耗

如果假设N趋近无穷大

我们可以得到

n(N)除以N乘以Vdd平方

乘以时钟频率的极限值

这一项可以被定义为

输出端由0到1的翻转概率

也叫作

开关活动因子

可以假设

等效电容CEFF等于

开关活动因子乘上负载电容

那么动态功耗

就可以表示为CEFF乘上

VDD的平方再乘上工作频率

这是一个计算动态功耗的例子

这里CL=15×10-9F

VDD=2.5V fclk=500MHz

于是可以得到

Pdyn=CL×VDD^2×fclk=46.9W

这个值太大了

在实际情况中

在完整的IC开关电路中

并不是所有的门电路

都在500MHZ的全时钟频率下工作

电路实际的活动性

是相当低的

因此我们需要考虑

开关活动性的影响

这里我们引入开关活动率

并且假设这个等于0.2

于是得到动态功耗为9.4W

动态功耗

不依赖于器件尺寸

为了减少动态功耗

负载电容 电源电压

工作频率和

开关活动性都应该相应地减小

这里还有一个问题

就是

怎样最小化能耗

并同时满足延时的要求

例如

我们有2级反相器组成的参考反相器链

第一个反相器的尺寸为1

第二个反相器的尺寸也为1

供电电压是Vref

那么我们怎样能

最小化这个反相器链的能耗

并且可以保证这个链路的延时

少于参考链路的延时呢

现在的

目标就是

最小化整体电路的能耗

设计自由度是

尺寸系数f和电源电压VDD

设计约束是

我们需要保证

新设计的反相器链的

延时应该不大于参数为f=1

及Vdd=Vref的参考电路的

传播延时

这里的tpref就是f=1

VDD=Vref的参考反相器的延时

在这种情况下

延时等于这个

延时等于本征延时乘上这个

根据前面的式子

这部分是第一个反相器的延时

这部分是第二个反相器的延时

本征延时正比于VDD/(VDD-VTE)

VTE = VT+VDsat/2 约等于 0.74或0.75

F=Cext/Cg1

是该电路总的等效扇出

性能约束即为tp/tpref必须等于1

tp 等于本征延时乘以这部分

and tpref 等于tp0ref乘以这部分

这里的 (3+F) 由这个式子得到

并且我们已经知道f=1、γ=1

1+1+1=3 也就是3+F

我们知道本征延时正比于 VDD/(VDD-VTE)

所以可以得到这部分表示式

这里我们可以看到

VDD 是关于 f的函数

所以我们能够保证

延时小于或等于tpref

VDD 和 f

应该满足上面的式子

以保证优化后电路的

传播延时不大于参数为f=1及

Vdd=Vref的参考电路的传播延时

根据这个式子

得到这幅曲线图

可以看出VDD

是关于 f的函数

如果提高f

我们知道在f达到F的平方根之前

可以减少传播延时

对吧

到极值点时

如果我们不想要减小延时

我们就可以减小电源电压

于是就减少了能耗

对吧

如果我们增大f

同时可以减小电源电压

通过这种方法

可以保证

新设计的反相器链的

传播延时和

参考反相器链的

传播延时相同

然而

当f比F的平方根大时

如果进一步增大f

我们就需要提高电源电压

去补偿性能的损失

因为如果进一步增大f

会恶化性能

所以我们不得不通过

提高电源电压来补偿

f进一步的增大

只会增加自载系数

而降低性能

因此需要提高电源电压

所以能耗相应增加

于是可以发现

最优值出现在f=F^0.5

这就是供电电压和

尺寸系数f之间的关系

怎样计算能量呢

在这可以发现能量

可以被表示为电源电压的平方乘上电容

电容包含3部分

第一部分是

第一个反相器的电容

这部分等于Cg1加上

第一个反相器的本征电容γCg1

这是γ的定义

第二级反相器的电容是

第二级反相器的输入电容fCg1加上

本征电容γfCg1

这是外部负载电容Cext

等于FCg1

所以E= VDD^2 ×Cg1×[(1+γ)(1+f)+F]

新设计的反相器链与

参考反相器链的能量

比等于这个式子

因为f=1、γ=1

就得到了分母4+F

新设计的反相器链与

参考反相器链的能量

比等于这个式子

从这张胶片左边图中

可以看到归一化的能量

是f的函数

最优值出现在极值点这里

这里的Eref

代表参数为f=1及

VDD=Vref的参考电路的能耗

从这张胶片中

我们可以得出三个结论

首先是改变器件尺寸

同时减小电源电压

如果增大晶体管尺寸

可以提高性能

减少传播延时 对吧

那时候我们就能

减小电源电压

从而丢弃所提升的性能

这是一个

非常有效的

减小逻辑网络能耗的方法

然而

超过最优值后过多地加大晶体管尺寸

会付出较大的能量代价

一个

非常有意思的结果是

考虑能量时的最优尺寸系数

小于考虑性能时的最优尺寸系数

在F值较大时尤其如此

例如当扇出为20时

fopt(能量) = 3.53

而fopt(性能)=4.47

以上介绍了动态功耗

接下来我将介绍

直接通路电流引起的功耗

可以看到这是一个反相器

当NMOS的输入电压比阈值电压大时

并且这时候PMOS也导通时

也就是在这个范围内

这一段的长度

约等于阈值电压

也就是

这两个晶体管同时导通

在这段时间内

电源到地有直接通路

因为输入信号

有限的斜率造成了开关过程中

VDD和GND之间在短期内

出现一条直流通路

此时PMOS和NMOS同时导通

在这种情况下

假设所形成的电流脉冲

可被近似成三角形

并且反相器的上升和

下降响应是对称的

这是一个真实的响应曲线

我们用

用三角形来代替它

这是ts 这是tsc

SC表示短路

这是Vth

这是 VDD+VTp

等于电源电压减去阈值电压的绝对值

这是下降时间（输出从90% 到 10%）

这是上升时间（输出从10% 到 90%）

每个翻转周期内

消耗的能量等于三角形的面积

即VDD×Ipeak×tsc/2+VDD×

Ipeak×tsc/2=tsc×VDD×Ipeak

这里tsc/ts= (VDD-2Vt)/VDD

并且假设

|Vtn|=|Vtp|

这里的ts可以被表示为

tr或tf除以0.8

0.8即80%

是因为10%到90%或者90%到10%

平均功耗等于这个式子

即Csc=tsc×Ipeak/VDD

我想通过这张胶片告诉你们

负载电容对短路电流的影响

如果输入电压的初始值等于0

输出就为1

如果负载电容很大

如果输入发生由0到1的翻转

可以发现输出翻转非常慢

所以当NMOS晶体管导通

PMOS晶体管截止

PMOS晶体管源漏两端电压差仍然为低

所以没有任何短路电流

然而如果考虑另一种情况

如果负载电容非常小

当NMOS导通

PMOS也导通时

在PMOS的源漏两端有电压差

从电源到地的短路电流

达到了最大值

如果负载电容很大

就没有任何短路电流

如果负载电容很小

就存在短路电流

这张幻灯片使这个结果更清晰了

可以看到

横坐标是时间

纵坐标是短路电流

如果负载电容很大

短路电流很小

如果负载电容很小

短路电流很大

所以令输出

上升/下降时间大于输入

下降/上升时间可以最小化短路电流耗散

但是会给扇出门（后级）

带来短路电流

当负载电容

相对于反相器的尺寸太小时

功耗主要来自短路电流

对于非常大的电容值

所有的功耗都用来

给负载电容充放电

当输入和输出的

上升/下降时间相等

也就是输入的

上升/下降时间

等于输出的上升/下降时间

则大部分功耗

和动态功耗有关

从整体来看

短路电流引起的功耗

通过输入

和输出上升/下降时间的

匹配从而能够实现最小化

也就是说

全部信号的上升/下降时间应该在

全部电路上保持为一定范围内的常数

如果VDD

也就是如果NMOS导通

PMOS就会截止

如果PMOS导通

NMOS就会截止

因此

不会有短路功耗

接下来我将介绍静态功耗

静态功耗主要来自亚阈值电流

即所谓的漏电流和反向偏置的漏极泄漏电流

其中 如何减小亚阈值电流是最具挑战的问题之一

这是反向偏置的

二极管漏电流

即使二极管反向偏置

仍然有电流

这个电路正比于结面积

IDL=JS×A

JS表示电流密度

等于10—100pA每平方毫米

从这幅图可以看出

亚阈值电流是VGS的函数

如果阈值电压小

例如

这个的阈值电压小于这个

那么漏电流就更大

对吧

这就是问题所在

如果减小阈值电压

漏电流会变得越来越严重

这是一个伪NMOS逻辑

如果输入为0

没有电流

如果输入为1

有从电源到地的电流

静态功耗等于P (ln=1)×VDD×Istat

这是非常浪费能量的

在大多数情况下这应该尽量避免

如果把所有功耗合在一起

总体功耗就等于Pdyn+Pdp+Pstat

已经知道这两项可以被定义为动态功耗

Pdyn等于CL 乘上VDD的平方并乘以f（0到1）

Pdp等于VDD × Ipeak× ts × f（0到1）

静态功耗等于这个。

根据这个式子可以计算功耗-延时积PDP

也叫每个翻转操作消耗的能量

每次翻转发生消耗的平均能量就是PDP

PDP=Pav×tp

因为门的延时是tp

频率就是1/2tp

假设门以最快的速度（fmax=1/(2tp)）开关

那么PDP 就等于CL 乘以VDD的平方再除以2

这就是每次翻转操作的耗能

之前已经讨论过了

对吧

最后一个终极质量指标

即能量-延时积EDP

把性能和能耗结合在一起考察

这是质量指标

所以EDP=PDP×tp

也就是CL 乘以VDD的平方

再除以2再乘以tp

这里tp等于这个式子

它正比于

α × CL × VDD /( VDD - VTE)

VTE = VT+VDSAT/2

α由工艺决定

于是EDP可表示为这个式子

可以看到分子分母中

都存在VDD

于是我们可以得到

EDP的最优的最小值

从这里可以得到

当VDD=3× VTE /2 将最小化EDP

这是延时线

这是能量线

这是EDP曲线

当VDD等于这个值

这里为1.2V 能耗可以最小化

现在我来对功耗这部分内容做一个简要的总结

我介绍了什么是动态功耗

直接通路电流功耗

静态功耗

还介绍了怎样计算这些功耗

以及怎样在选择器件尺寸

使得我们能在保持电路性能的前提下减少能耗

我们可以增加尺寸的同时

减少电源电压

直到f的值达到负载电容

除以输入电容的平方根

如果f大于这个值

就必须提高电源电压

以补偿性能的恶化

我还讲了最优电源电压与

EDP的关系