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现在，我们已经知道了

怎么计算负载电容和传播延时

接下来介绍

优化性能的技术

一共有3种方法

第一种是减小负载电容

第二种是

增加晶体管的宽长比

最后一种是

提高供电电压

就减小负载电容来说

可以减小内部扩散电容

（扩散区应该尽可能小）

互连电容和

扇出电容

第二种方法是

增大晶体管的

宽长比

这种方法的优点在于

可以提高驱动强度和驱动电流

（增大电流，并且减小导通电阻）

因为电阻反比

于宽长比

缺点在于这种方法也增加了

扩散电容和负载电容

驱动单元的负载变得更大

最后一种方法是提高供电电压

由于沟道长度

调制效应的影响

高的供电电压

对延时减少有很小的影响

要是没有沟道长度

调制效应

高的供电电压不会减小

传播延时

如果提高供电电压

功耗也会相应增大

由于可靠性问题

我们有需要遵循（不能逾越）的

固定的电压上界

对于电学系统，

供电电压有上界限制

不能太高

接着，介绍3个优

化性能的例子

第一个：这里有一个反相器

用这个反相器去驱动一个固定负载电容

该反相器是

对称的

我们可以求出传播延时tp

与尺寸系数S间的关系

S指将晶体管的尺寸对

作为参考的最小尺寸

反相器进行归一化的归一化系数

可以发现

这里的负载电容

由两部分组成

第一部分是来自这个晶体管的本征电容

第二部分是来自

负载电容的外部电容

CL 等于

Cint 加上 Cext

Cint来自扩散电容和栅漏间覆盖电容。

Cext来自扇出电容

和连线电容

所以传播延时

可以表示为0.69Req

(Cint+Cext)

等于这个

如果我们从这括号里提出Cint

也就是0.69ReqCint(1+Cext/Cint)

假设0.69ReqCint为传播延时 tp0。

tp0代表反相器

自身引起的传播延时

也叫本征延时或者空载延时

将一个本征电容为

Ciref和导通电阻为

Rref的最小尺寸

参考反相器作为参考

这是最小尺寸参

考反相器的本征电容

和电阻

尺寸系数为

S的反相器是

指反相器中的PMOS

和 NMOS的尺寸

相对于最小尺寸参考反相器

用尺寸系数S进行了扩大

尺寸系数为

S的反相器的

本征电容等于SCiref

因为电容与

晶体管尺寸成比例

相应的导通电阻等于Rref / S，

为电阻反比于

因晶体管尺寸

所以

tp = 0.69(Rref / S)(SCiref)(1+Cext / (SCiref))

可以发现

这两个S应该相互抵消

最后得到tp0(1+Cext / (SCiref))

从这个等式可以得到3个重要结论

第一个：反相器的本征延时

tp0与门电路尺寸无关

仅由工艺和

反相器的版图决定

如果尺寸系数S提高，

导通电阻减小

因为电阻反比于尺寸

但是却会

增加本征电容。

如果外部电容等于0

增加门电路尺寸将不再对减小延时有帮助

第二个结论是

在这个等式中可以发现

如果这个等于0

即使我们通过尺寸系数增加了晶体管尺寸

在性能不会有任何好处

因为门电路驱动

能力的增加完全被增加的

电容抵消了

这里的S被这里的S抵消了

第三个结论是

如果外部电容不等于0

令尺寸系数无限大

可以得到最大的性能增益

因为当分母中的这部分无穷大时

这一项可以实现最小化

所以可以减小延时到本征延时

即tp 趋近于tp0

如果S比起Cext/Cint足够大

尺寸系数S进一步的增加

对减小延时将几乎没有帮助

那是因为自载效应

同时增加尺寸栅极面积将显著增加

这是非常不好的

我将在这张胶片中说明

从这里可以看到

传播延时是关于尺寸系数的函数

如果外部电容不等于0，

如果进一步增加这一项

可以发现

对减小传播延时来说

只起到了一点点作用

然而晶体管的尺寸

和面积却显著的增加了

以上介绍的是第一种情况

第二种情况

假设我们将两个相同的CMOS反相器级联

这里是第一级和第二级反相器

它们完全相同

现在来推导

第一级反相器的延时的表达式

这里β为PMOS晶体管的尺寸

与NMOS晶体管的尺寸的比值

这是条件 我们知道，

这两个相同的反相器级联

这一个驱动这一个

我们还知道这个管子的尺寸等于β乘以这个管子的尺寸。

假设这幅图里

NMOS晶体管的导通电阻是Reqn

有相同的尺寸的PMOS晶体管的，

导通电阻为Reqp

因此在这幅图中尺寸

由β倍放大的PMOS的

导通电阻等于Reqp / β

如果希望由低到高和

由高到低翻转的传播延时相等

也就是tpHL= tpLH，β

就要等于PMOS管和NMOS管导通电阻之比Reqp / Reqn

这里Reqn应该等于这个Req

所以β = Reqp / Reqn 保证了tpHL= tpLH

为了最小化第一级反相器的传播延时

电阻、电容和

传播延时tp

可以表示为下面的式子

可以看到

第一级反相器的电容

等于

PMOS和NMOS的本征电容

PMOS和NMOS的负载电容

及连线电容之和

这里PMOS的电容

是NMOS电容的β倍

因为

PMOS的尺寸为NMOS的β倍

得到负载电容为βCdn1+Cdn1+βCgn2+Cgn2+CW

最后化简为(1+β)

(Cdn1+Cgn2)+CW

这就是负载电容的表达式

这是电阻的表达式

最后

还有传播延时tp

等于这个表达式

可以看到这个式子的分母中有系数β

分子中也有

于是我们可以令

?tp/?β=0 最小化tp

就可以得到β等于这个式子。

如果我们假设Cdn1+ Cgn2 >> CW

那么β = sqrt(Reqp/Reqn)

我们可以得到的结论是

为了获得最优性能

PMOS与NMOS的比值就等于sqrt(Reqp/Reqn)

而不是Reqp/Reqn

然而

如果想要得到上升时间tpHL

等于下降时间tpLH的对称响应

就可以定义β= Reqp/Reqn

如果想最小化传播延时

β 就应该等于sqrt( Reqp/Reqn)

这张胶片告诉我们传播延时是β的函数

这条曲线代表tpLH

这条曲线代表 tpHL

如果想令上升时间等于下降时间

在这一点可以实现

β2≈ 31K/13K ≈ 2.4

这就保证了能够获得对称响应

可以看到这条传播延时曲线是tpLH和tpHL的平均值

如果想最小化延时

β需要取为β1

β1=1.9

β1点的延时小于β2点延时

因为β1点的值为β2点值的平方根

以牺牲对称性和噪声容限为代价

更小的尺寸可以实现更快的设计

第三种情况是我们想确定反相器链的尺寸

如果这里有反相器

并且这里有相对更大的电容

如何能够驱动这样一个大负载电容呢

这里仅仅是对实际情况的简化

如果知道负载电容大小

怎样选择级数

我们需要多少级反相器

才能使延时最小

怎样决定反相器的尺寸

第二级、第三级反相器的尺寸分别是多少

我们怎样决定这些参数

这里我们做一些假设

第一个假设

假设

输入栅电容和本征输出电容有这样的关系

这个是反相器的本征电容

这个是栅电容

等式为γCg = Cint

这里的γ是比例系数

它只与工艺有关

并且对于大多数的亚微米工艺γ约等于1

所以传播延时

tp可以表示为

tp0(1+Cext/Cint) = tp0(1+Cext/γCg)

我们用γCg代替本征电容Cint

tp0表示本征延时或空载延时

假设Cext = f Cg

这里的f称为等效扇出

于是tp = tp0(1+f/γ)

这是等效扇出

这是比例系数

上式表明

反相器的延时只取决于

它外部负载电容与

输入端电容间的比值

因为我们已经知道γ只与工艺有关

反相器的延时

只取决于它外部负载电容与

输入电容间的比值

可以把传播延时方程

用于反相器链

这是一个反相器链

这里有N级反相器

在输出这里有一个负载电容

该反相器链的总延时是

tp = tp,1 + tp,2 + …+ tp,N,

这就是等式(1)

第j级反相器的延时表达式

可以表示成这个式子

这是Cg,j+1 / γCg,j

我们把这个式子

放到等式(1)里

最后结果为这个表达式

这里的（最后一级）Cg

j+1实际上就等于最后的负载电容CL

这是第一种情况

我们还有第二种情况

第一种是如果我们已经知道

反相器链的级数

我们怎样才能得到最优等效扇出呢

已经知道了级数

有N-1个未知数

也就是第二级到第N级的栅电容Cg,2 ~ Cg,N

就得到了这样的表达式

通过求N-1次偏微分

并令它们都等于0

可以求得最小延时

于是我们就可以使用这个式子了

我们由此得出了约束条件Cg,

j+1 / Cg,j = Cg,j / Cg,j-1

也就是每一个反相器的最优尺寸是与

它相邻的前后两个反相器尺寸的几何平均数

因此Cg,j = sqrt (Cg,j-1 Cg,j+1 )

意味着每个反相器的尺寸

都相对于前面反相器的尺寸放大相同的倍数f

f是等效扇出

因而每一级也就具有相同的延时

可以推导出

f等于F开N次方

这里F代表该电路的总等效扇出

据此

通过该反相器链的最小延时tp

等于N乘以每一级的延时

每一级的延时

为tp0(1+f/γ)

其中f等于F开N次方

这是一个例子

反相器链有3级

我们应该怎样计算等效扇出

第二级和第三级的尺寸呢

已知

第一级反相器的

输入电容为C1

负载电容为CL=8×C1

因为CL/C1=8，

级数为3。

于是8的3次方根等于2

这就是根据前面的等式

得到的等效扇出的值

CL/C1应该在3级上分摊

对于给定的F值

如何选定级数使延时最短

这个问题

跟实际情况更接近

在实际情况中

我们通常知道

反相器的输入电容和

固定负载电容

我们一般不知道级数

所以我们

怎样才可以得到级数呢

我们来看第二种情况

关于反相器链

问题的第二种情况

对于给定负载电容和

输入栅电容的反相器链

求解等效扇出f和级数N的最优值

根据这个等式我们发现

如果N大（那么f就小）

第一部分是主要部分

否则

第二步分是主要部分

为了最小化延时

tp被表示为这个式子

N可以表示为

这个式子

因为F=f^N

N=lnF/lnf

在这个表达式里可以发现

分子分母里

都有f

所以可以求微分

?tp/?f等于这个式子，令其等于0

于是得到f的表达式

等于这个

f = e^(1+γ/f)

这实际上是一个超越函数

没有收敛解

我们假设γ =0

这种假设实际上是不会出现的

我们只是在数学上

根据这个等式

此时没有自载

可以得到f = e = 2.71828、N = lnF

如果假设

左边这个反相器链的延时等于td

则尺寸为

f和f^2的反相器的延时为ftd

最后经过化简

得到tp = Nftd

也就是tp等于f除以lnf再乘以这一项

这幅图告诉我们

传播延时tp

这个式子表示tp是f的函数

并且你可以发现

当f = e时

延时最小

这是在γ = 0的假设下得到的

如果γ不等于 0

可以得到下面两幅图

第一幅 这是x轴 表示γ

y轴表示等效扇出

当γ=1

可以得到

最优等效扇出值为3.6

从这幅图可以看出

延时是关于f的函数

当f=3.6延时最小化

从这里我们可得出的结论是

等效扇出的选择值

略大于最优值

f的最优值是3.6

但是我们可以选择4

这个影响不大

因为如果选择扇出值大于最优值

能减少所要求的

反相器级数和实际面积

但并不会过多地影响延时

一个通常的做法是选择扇出为4

采用过多的级数

（f < fopt,即 f < 3.6）对延时会有明显的负面影响

应该避免这样取值

这是一个例子。如果反相器数量为1

负载电容很大

并且输入电容等于1

负载电容等于64

可以发现

如果级数为1

则延时等于65

如果级数为2，则延时等于18

如果级数为3，则延时等于15

如果级数为4，则延时等于15.3

当级数为3时

f=4

已知4是f的最优值

所以这个是

传播延时的最小值

因为f=4

这张表对其做了一个清楚的说明

可以发现

如果负载电容与输入电容的比值F等于这个

如果没有缓冲级

则延时等于这个

如果

有两级

延时等于这个

如果设计反相器链使f=4

可以得到延时等于这个

这时的延时远小于没有或

有两级缓冲级时的延时

这是最小的延时

现在我们来复习一下

刚刚讲的两种情况

第一种是我们假设已经知道了级数

于是f等于F开N次根

第二种是如果我们不知道级数

那么f等于这个式子

N = ln F /ln f,

tp等于这个式子

通常

我们选择f=4

这里的γ只与工艺有关

现在

在0.25um工艺下

γ取为1

我们根据之前的等式解这个问题

如果在这

有一个输入反相器

在这有一个电容

已知CL/C1=64

我们怎样选择

反相器2和3

根据

前面的方法

可以由公式tp=tp0

[(1+4C2/C1)+(1+4C3/C2)+(1+CL/C3)]

进行计算

可以做

tp对C1、C2、C3的偏导

并令其等于0

那么就可以得到这个关系式

最后得出f=2.52

可以看到

这里我们需要考虑分支的影响

额外扇出的影响

我们可以使用

与前面的胶片相同的方法

接下来是输入信号斜率的影响

我们知道在之前的讨论中

我们假设输入信号是突然翻转的

也就是一个急剧变化的输入

是一个阶跃信号输入

所以上升/下降时间等于0

两个晶体管中只有一个是导通的

如果这个导通

另一个就截止

如果这个截止

另一个就导通

实际上

输入信号是逐渐变化的

而不是突然变化的

两个晶体管

会暂时同时导通一段时间

也就是

当NMOS导通

PMOS也导通

在这种情况下

传播延时的修正表达式

应该是这样的

反相器i的传播延时

等于同样的反相器

在阶跃输入时的延时

加上η倍的它前面一级反相器的阶跃输入延时

（即驱动级反相器在阶跃输入时的延时）

这里的η是一个系数

它是一个经验常数

典型值为0.25

如果我们可以假设

输入信号逐渐变化

不是突然变化

就会得到这个式子

前面这个时间加上η乘以这个时间

还有这样的表达式

tpHL = sqrt(tpHL^2(step)+(trise/2)^2) 就像这样

如果trise > tpHL

则上升时间trise和传播延时有一个线性关系

我们最好保持

门的翻转时间

短于传播延时

那对性能的提升和

降低功耗是绝对有利的

从这幅图可以看出线性关系

从红色这一点起

上升时间和传播延时

所以我们最好尽可能保持小的上升时间

你们是否还记得

我第一堂课里曾给你们看过这幅图

这实际上是一个意法半导体公司的标准单元库

在这个库里

用电容值来表示负载电容和

转换时间（即输入的上升和下降时间）

来计算延时

这个代表了

输入的上升和下降时间

也就是说它不是一个阶跃信号

有这两个值以后

就可以计算门电路的延时

这里我个大家留一个思考题

想一想降低电源电压

会增大还是减小

输入信号斜率对传播延时的影响

为什么

这是对动态特性的简单总结

我讲过怎样计算负载电容

本征电容和外部电容

以及计算延时的两种方法

第一种是开关模型

第二种是电流源方法

讲了性能优化的方法

我们有3种情况

第一种是单级反相器驱动固定负载

第二种是单级反相器驱动

另一个完全相同的反相器

第三种

是怎样确定反相器链的尺寸

以最小化传播延时

如果知道F和级数（第1种情况）

怎样求f

如果不知道级数

只知道F和负载电容与

输入电容的比值（第2种情况）

怎样求f和N