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接下来我将介绍

传输管逻辑

在传输管逻辑中

输入驱动晶体管的栅极

源极和漏极

你可以看到信号驱动晶体管的栅极源极和漏极

例如这个电路中有两个晶体管

这个由A驱动

这个由B驱动

这个接地

这个晶体管的栅极与B反相连

所以这个的功能

是什么

请告诉我

当B等于1

A等于1

那么这个导通

这个关断

F等于A

当B等于1 F等于A

当B等于0

这个关断

这个导通

当B等于0 输出F被接地

这个

电路的功能

是与传输管逻辑的晶体管更少

有N个晶体管

没有静态功耗

我们知道NMOS传输弱1

VOH等于VDD-VTn

由于压降的存在

VOH不能达到VDD

我们假定VD等于VG

等于电源电压VDD

这里的Vs等于Vx

那么根据这个

这个是Vx

这是VDD

那么由于体效应

这里的Vx等于VDD

减去阈值电压VTn

根据这个

我们可以计算

VOH的上限

你可以从图中

看到电压Vx

如果输入是这个

输入摆幅为2.5V

这是输出Vout

Vx的电压只能到达这个值

这是由于阈值电压降

这是电压降

当Vx打到VDD-VTn

那么晶体管的电流迅速下降

因为此时由于VGS降低

晶体管关断

因此瞬态曲线的尾端变化很慢

Vx的最大电压

输出只能达到1.8V

这张胶片介绍的是

传输管逻辑的驱动问题

这里你可以看到

我们有两种不同的驱动反相器的办法

这里我们采用一个NMOS晶体管

这个用来

驱动NMOS晶体管的栅极

这里我们有两个串联的晶体管

有什么区别呢

在这个情况下你可以发现

VOH和节点Y的摆幅有电压降积累

VOH等于VDD-VTn1-VTn

VTn1是M1的阈值电压

VTn2是M2的阈值电压

所以这个电路

我们从A到X有一个阈值电压降

从X到Y

还有一个阈值电压降

因此VOH等于VDD-VTn1-VTn2

然而 这里的情况不一样

这里两个NMOS晶体管串联

因此Y节点的电压

等于VDD减去VTn1与VTn2两者中的较大值

你可以想想

这是为什么

如果VTn1更大

那么Vx等于VDD-VTn1

因为这个更小

所以VDD-VTn1可以传输至Y

如果这个电压更大

那么这里等于Vx

等于VDD-VTn1

但是因为这个电压更大

M2的阈值电压更大

因此Y只能达到VDD-VTn2

这就是二者的区别

我来给你们看电压降的问题

你们可以看到这是传输管逻辑

我们只有一个NMOS晶体管

这是B与GND之间的电容

如果我们用B

来驱动一个反相器

因为B的电压不等于VDD

由于体效应

这里电压降大约是两倍阈值电压

所以

在某些情况下

晶体管M2会导通

同时M1也会导通

这就是问题

你可以看到

VB被上拉到VDD-VTn

由于体效应

Vtn大概是VTn0的两倍

所以VTnB大于VTn0

由于体效应或者衬底效应

VtnB远大于VTp

VTp是M2的阈值电压

这样会导致静态功耗

因为这个和这个导通了 是吧

如果这个高电平

电压很高

这里等于2.5V

那么这个晶体管会关断

这个导通

这是我们希望的

然而如果这个电压不够高

相对低一点

等于VDD-VTn

那么这个晶体管导通

同时这个晶体管也导通

这就是问题

因为M2不能完全关断

因此这个反相器

needs regeneration
需要信号再生性

我们有三种办法

解决阈值电压降

和相关的静态功耗问题

第一种方式是电平恢复

第二种方式是多阈值电压技术

最后一种方式是传输门逻辑

第一个

电平恢复

我们可以在这加一个PMOS晶体管

我们可以用这个来补偿这里的电压

把电压拉高到电源电压

PMOS晶体管由

这个反相器的输出驱动

如果Vx是高电平

Vout是低电平

如果Vout是低电平

Mr导通

将Vx充电

至电源电压

这是

这个电路的作用

这个电路的优点是

节点X的电压是VDD或GND

满摆幅

缺点是

恢复器会增加电容

因此

会降低逻辑门的速度

因为

这是反相器的输出

这里有PMOS晶体

因此这会在

反相器的负载中增加电容

会降低逻辑门的速度

而且恢复器会降低节点X的下拉电流

导致尺寸比例问题

这是因为

当晶体管Mn开始给这里的电容放电

Mr的PMOS晶体管会试图拉高这个节点

因此Mn和Mr会相互竞争

导致比例问题

我们知道输出的tpLh增加

tpHL下降

因为

当这里上升这里下降

所以

输出的tpHL会降低

tpLH会增加

所以这就是电平恢复器的尺寸设计问题

你可以看到

如果这个晶体管尺寸是0.5/0.25

这个是1.5/0.25

我们知道NMOS和PMOS的尺寸比是3

因此开关阈值

或者门阈值VM位于正中央

等于2.5/2

如果我们知道

这个晶体管的尺寸是0.5/025

我们怎么计算PMOS晶体管的尺寸

因为我们知道

开关阈值等于1.25

这是因为PMOS晶体管的尺寸

是NMOS晶体管的三倍

我们要保证下拉网络

和这个

只有一个PMOS晶体管的

上拉网络产生的

电压Vx要小于Vm

我刚说过Vm等于1.25V

这个PMOS的尺寸

不应该大于

这个NMOS晶体管的三倍

因为这是0.5/0.25

这个的尺寸应小于1.5/0.25

你们可以看这个仿真的结果

如果PMOS晶体管的尺寸大于1.5/0.25

这个晶体管就不能正确开关

当这个晶体管小于1.5/0.25

小于NMOS晶体管尺寸的三倍

Vout可以被

正确拉低到地

我们得到了恢复器尺寸的上限

注意到传输管逻辑的下拉电路

可能是多个晶体管串联

这意味着什么

这意味着在某些情况下

几个NMOS晶体管串联

我们需要

使上拉网络越弱越好

否则

因为晶体管串联

下拉网络可能非常弱

这就是尺寸比例问题

第二种方法

多阈值晶体管

我们可以使用

低阈值电压或者零阈值晶体管

通过这种方法

你们可以看到

没有阈值损失

优点是

我们没有阈值损失

然而漏电电流

可能会对功耗有不良影响

你可以看到漏电电流通过了这条路径

例如这条 这条

这条和这条通路

这些电流叫做Sneakers

意思是这些电流泄漏可能很难被察觉到

小心漏电电流

第三种解决方法

传输门逻辑

我们有NMOS晶体管和PMOS晶体管

我们可以把它们结合起来

基于NMOS逻辑

和PMOS逻辑的互补特性

NMOS可以传递强0 弱1

PMOS可以传递强1

弱0

因此没有阈值损失

基本原则是当NMOS性能差的时候PMOS性能好，

我们向开关里增加一个PMOS晶体管

反之亦然

两个互补晶体管组成的开关被称作传输门

我来给你们看一个例子

你们可以看到如果你们想传输高电压

那么如果VB增加到某个值

例如比晶体管的阈值高1.5V

那么

NMOS晶体管关断

PMOS晶体管仍然导通

所以2.5V被成功地传输到B

这个例子也是类似的

如果我们想给这里的电容放电

VB一开始为2.5V

因此当VB降低

当VB等于VTp的绝对值

PMOS晶体管关断

NMOS晶体管仍然导通

因此VB可以被成功放电到0

这张胶片举了一个

用传输门实现的电路的例子

你可以看到这里有两个传输门

并且这里有一个反相器

当这个传输门导通

这个关断

因为这个由S驱动

这个由S 反驱动

那么A被传递

到反相器的输入

A反被传递到F

当S等于1

这个传输门导通

这个关断

A 反被传递到F

对S反等于1的情况也是类似的

S 反等于1意味着S等于0

那么B 反会被传递到F

这个电路的功能实际上是F

反= A AND S + B AND S 反

这是多路选择器

这是另一个电路

这实际上不是一个反相器

因为这被连至B

这个被连至B反

这里有一个传输门

所以这个功能是

当B等于1

B 反等于0

那么F等于A 反

B等于1

B 反等于0

那么这个传输门关断

B等于1

F等于A 反

当B等于0

这个传输门导通

所以A被传递到F

在这个分支中

B等于0

那么这是0

这是1

所以

这是个低摆幅缓冲器

F等于A

所以这实际上是异或门

F=A AND B 反 + A 反AND B

这个电路的优点

是只有6个晶体管

这里有四个晶体管

其中传输门里有两个晶体管

还有两个晶体管用来用B产生B 反

所以

总共有6个晶体管

只是互补逻辑所需要的

晶体管数量的一半

这里的节点F

总是接GND或者VDD

这是低阻节点

这张胶片

介绍了

如何计算传输门

在传输高电压的等效电阻

这里的输入是2.5V

这是Vout

你可以发现

当Vout增加

NMOS晶体管的电阻

也随之增加

当Vout等于2.5-VTn

VTn代表这个

NMOS晶体管的阈值电压

Rn变成无穷大

但是同时Rp降低

因此当我们

将Rn与Rp并联

我们可以发现Req近似为常数

这是传输门的优势

第二个问题

请通过仿真来确定

传输门输出

从高到低的变化时的等效电阻

我们

要怎么计算

传输门链的传输延时呢

这是传输门链

我们知道这个的延时

我们可以

将这个简化

为电阻和电容

我们可以计算这个的延时

等于这个值 0.69CReq n (n+1)/2

你可以发现

tp正比于n平方

这是个问题

我们怎么降低

传输门链的传输延时呢

我们可以增加缓冲器

为了降低延时

我们可以把传输门链分成小段

每隔m个门插入缓冲器

每m个门的延时等于这个

n除以m乘以这一项

因为我们有n/m段

每段的延时等于这个

CReqm(m+1)/2

再乘以0.69

这是m个传输门的延时

加上缓冲器延时

假设缓冲器延时等于tbuf

我们总共有n/m-1个缓冲器

最后tp等于这个

你可以看出

tp只和级数成线性关系

而在上一张胶片中

tp与级数成平方关系

这就是差别

这我们可以看到

在分母里有m

在分子里有m

所以我们可以通过求导找到最优值

m等于1.7倍tbuf/CReq开平方

接下来是差分传输管

或互补传输管（DPL或CPL）

我们可以设计这样的逻辑

你可以看到我们有互补的输入

A与A 反，B与B 反

他们同时存在

如果有A

则同时有A 反

如果有B则同时有 B 反

这时我们可以紧凑地实现一些复合门

例如异或和全加器

静态逻辑

这也是非常模块化的

我们有相同的拓扑设计

对所有的门有同样的电路

只是输入变化

例如这个

这是这个的电路图

和这个是一样的

这两个是一样的

但是输入是不同的

通过改变输入

我们可以实现

不同的功能

缺点是布线开销相对比较大

因为我们

总是有两个（互补）信号

A与A 反

F与F 反

这是传输管

逻辑的介绍