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寄存器有一些时序指标
这些是非常重要的时序指标
你们需要记住这些
你们要知道为什么我们有这些指标
例如建立时间
建立时间是指在上升沿到来之前
输入数据必须保持有效多长时间
否则输出不能正确地建立
Tsetup 建立时间就是在时钟沿之前
数据输入必须保持有效的时间
例如在上升沿来临之前
输入数据必须要有效多长时间
必须要稳定多长时间
才能使
输出能被正确建立
你可以看到这就是t setup
T hold，保持时间
在时钟沿之后
输入数据
必须保持稳定
否则输出
不能正确建立
这就是时钟沿到来之后
输入数据需要保持稳定的时间
我们还有clock to Q延时
这是最坏情况传输延时
即D传输到Q的最大延时
考察的是
输出翻转
相对时钟沿的延时
（一般称作传输延时）
这是
t clock to Q
还有tcdreg
这是最好情况传输延时
最小延时
这是以时钟沿为参考
输入D被复制到输出Q的最短时间
通常被称作污染延时
这里的cd表示污染（contamination）
建立时间 保持时间
D到Q的最大延时
这是tclk-Q
还有D到Q的最小延时
这是tcdreg
污染延时
知道了这些指标之后
我们还要知道这些指标之间的关系
我给你们看个例子
例如这是个寄存器
上升沿寄存器
这是另一个寄存器
FF2 也是上升沿寄存器
这是输入D和Q
D和Q
在这两个寄存器之间
有组合逻辑
如果我们看两个不同的时间点t1和t2
这是t1
这是t2
这是一个时钟周期
这是输入
这是第一个寄存器的建立时间
这是第一个寄存器的保持时间
这是第二个寄存器的
建立时间和保持时间
我们假设
组合逻辑的最大延时
等于tp combinative
这是传输延时
这是clock-to-Q
这是建立时间
所以时钟周期
需要比clock to Q
加上tp combinative加上建立时间
否则就不正确了
这是时钟周期的约束
在这张胶片里
如果我们只观察时刻t1
我们可以得到这个结果
这是输出
这是时钟
看这里
因为这是上升沿
所以根据保持时间的定义
在时钟的上升沿之后
输入数据必须保持稳定 对吧
必须保持稳定
这是第一级
寄存器的污染延时
这是clock-to-Q延时
并且是最小的clock-to-Q时间
即从D到Q复制的时间
这是tcdreg，tcdlogic
这里的cd表示污染延时
就是逻辑电路的最小延时
Tcdreg加tcdlogic
必须大于或等于thold
否则第二个寄存器的值
无法正确建立
这是保持时间的定义
我跟你们看个例子
这是一个寄存器
这是另一个寄存器
两个寄存器之间
是组合逻辑
如果我们假设希望时钟周期是2.5ns
我们想知道这个电路
能否满足时钟周期的约束
这里tclk-Q等于05520ns
这是这条通路的延时
这是传输线延时
这是逻辑延时
这是tclk-q
第一级寄存器的传输延时
tp comb等于这一项
传输线延时
加上这一项
逻辑延时
和这一项
最后
我们得到1.8482ns
第二级寄存器的tsetup等于0.1837ns
这是第二级寄存器的建立时间
因此最小时钟周期应当是
这一项加这一项加这一项
这等于2.5839ns
我们期望的时钟周期是2.5ns
最小值
稍稍大于这个值
所以我们无法满足时钟周期的约束
剩余时间等于“期望的时钟周期”减Tmin
等于-0.0839ns
看这个报告
这是第一级寄存器
第二级寄存器
这是clock-to-Q的最大值
这是组合逻辑的延时
这是建立时间
最终
我们可以得到这个
剩余时间等于-0.0839
如果你明白了
包括建立时间
保持时间
污染延时
传播延时的
重要时序指标的定义
我来出一道思考题
计算所有这些
重要时序参数之间的关系
这里我们有一个电路
这有一个寄存器
这有另一个寄存器
还有一些逻辑电路这有五级逻辑
这有三级逻辑还有一个多路选择器
如果
我们假设
每级逻辑的延时等于1
两个寄存器的
建立时间都等于1
tclk-Q等于1
多路选择器的延时等于2
保持时间等于0
假定clk的上升沿
在时刻t1到达寄存器R1
同一个上升沿
在时刻t2
到达寄存器R2
请计算下面四个问题
第一题
如果tlogic = 1
tsetup=1
如果delta=t2-t1=0
计算最小时钟周期
Delta=t2-t1=0
意味着
在这两个寄存器之间不存在时钟偏差
我们怎么计算时钟周期呢
为了计算出时钟周期
因为时钟周期
等于组合逻辑延时tp
加上clock-to-Q
加上建立时间
这里有几条通路
首先我们看这条通路
从这个寄存器
到这个寄存器
这到这的延时
我们知道clock-to-Q等于1是吧
那么这里有1的延时，
这里又有1的延时 1,2,3,4
这里有2的延时
4+2 等于6
这里建立时间是1
因此是6+1
等于7
考虑这条通路
时钟周期应大于7
考虑
6+2+1
等于9
所以
时钟周期应大9
对这条通路也是类似的
6+1等于7
对吧
对这里也是类似的
这等于6
在delta=t1-t2=0的情况下
时钟周期
应该是9
第二题是
如果你假设t2-t1=1
也就是说
第二级寄存器的上升沿
晚1个时间单位到来
那么我们怎么计算时钟周期
这样我们可以发现
因为在这种情况下
这个寄存器的输出
是经过一些别的电路
回到这个寄存器
这条通路不需要考虑
这也是7个时间单位
这一条通路
是6个时间单位
但是在这条路径
由于
第二个寄存器的上升沿
晚1个时间单位到达
所以这个结果可以减1
结果是6
对这条路径也是类似的
6加2加1
结果是9
减1得8
这是最小的时钟周期，这是8
如果我们假定t2-t1=4
所以时钟周期是多少
我们可以用同样的方法计算时钟周期
这条路径是7
这条路径是6
这条蓝色的路径是3
红色路径是5
所以
最小的时钟周期是7
最后一题
我们假设
时钟周期等于12
delta等于t2-t1
那么delta的取值范围是多少
我们知道时钟周期等于这个
在这个情况下
我们先计算下界
这条路径可以忽略t2-t1
这条路径也可以忽略 是吧
对于这条路径
因为时钟周期等于12
因此t2-t1的下限
应该是7-12=-5
也就是说
第二个寄存器的上升沿
最多可以
提前5个时钟单位到达
对这条路径也是类似的
9-12=-3
第二个寄存器的
时钟上升沿
可以
提前3个时间单位到达
这样我们求出了下限
那么上限呢
下限保证了
寄存器R2的
来自寄存器R1的
新输入数据
可以可靠建立
那么我们来求上限
类似的这条
和这条通路
可以不考虑
在这种情况
因为
路径的延时是6
所以在6个时钟单位后
新的数据就会到达
第二级寄存器的输入
所以这应该是6
T2-t1应该不大于6
对这条支路也是类似的
这条通路的延时是6+2
等于8
所以8个单位时间之后
寄存器的数据
将达到寄存器R2的输入端口
因此上限
应该是不大于6
这样可以保证
在寄存器R2输入处的
老数据不会被
来自寄存器R1的
新数据污染
-1
--文档
-1.Introduction to Digital IC
--Video
-2.Architecture of Digital Processor
--Video
-3.Full Custom Design Methodology
--Video
-4.Semicustom Design Methodology
--Video
-5.Quality Metric of Digital IC
--Video
-6.Summary and Textbook Reference
--Video
-7.HW--作业
-7.PPT
--补充材料1
--补充材料2
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.The Diode
--Video
-3.The MOSFET Transistor
--Video
-4.Secondary Effects
--Video
-5.Summary and Textbook Reference
--Video
-6.HW--作业
-6.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.Static Behavior
--Video
-3.HW--作业
-3.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Dynamic Behavior I
--Video
-2.Dynamic Behavior II
--Video
-3.Power Dissipation
--Video
-4. Summary and Textbook Reference
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction
--Video
-2.Static CMOS Design I
--Video
-3.Static CMOS Design II
--Video
-4.HW--作业
-4.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Static CMOS Design III
--Video
-2.Static CMOS Design IV
--Video
-3.Dynamic CMOS Design
--Video
-4.Summary
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction I
--Video
-2.Introduction II
--Video
-3. Static Latches and Registers I
--Video
-4.Static Latches and Registers II
--Video
-5.Static Latches and Registers III
--Video
-6.HW--作业
-6.PPT
--补充材料
-1.Key Points Review
--Video
-2.Dynamic Latches and Registers I
--Video
-3.Dynamic Latches and Registers II
--Video
-4.Dynamic Latches and Registers III
--Video
-5.Pulse Register
--Video
-6.Pipelining
--Video
-7.Schmitt Trigger
--Video
-8.Summary and Textbook Reference
--Video
-9.HW--作业
-9.PPT
--补充材料
-1. Introduction
--Video
-2. Adder: Full Adder (Definition)
--Video
-3. Adder: Circuit Design
--Video
-4. Adder: Logic Design I
--Video
-5. Adder: Logic Design II
--Video
-6. Adder: Summary
--Video
-7.HW--作业
-7.PPT
--补充材料
-1. Key Points Review
--Video
-2. Multiplier
--Video
-3. Shifter
--Video
-4. Summary and Textbook Reference
--Video
-5. HW--作业
-5. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitance
--Video
-3. Resistance
--Video
-4. Electrical Wire Models
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitive Parasitics
--Video
-3. Capacitive Parasitics II
--Video
-4. Resistive Parasitics
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Assignment Solving
--Video
-2. The teaching assistants want to say
--Video
-1. Problem 1
--Video
-2. Problem 2
--Video
-3. Problem 3
--Video
-4. Problem 4
--Video
-5. Problem 5
--Video
-6. Problem 6
--Video
-7. Problem 7
--Video
-1. Problem 8
--Video
-2. Problem 9
--Video
-3. Problem 10
--Video
-4. Problem 11
--Video
-5. Problem 12
--Video
-6. Problem 13
--Video
-7. Problem 14
--Video
