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接下来是脉冲寄存器
这是传统的主从锁存器
我们可以实现像这样的时钟
这叫做脉冲触发锁存器
时钟高电平被转换成
在上升沿之后的一个短脉冲
负锁存器也是可以实现的
通过缩短锁存器透明的时间
竞争情况得以避免
这张胶片告诉我们
如何实现TSPC脉冲寄存器
你们可以看到这是个TSPC脉冲寄存器
这个电路与锁存器的唯一区别
是我们用CLKG代替了原来的时钟
CLKG可以由
这里的这个电路产生
这个电路的功能是
当时钟等于0时CLKG等于0
然后这是0 然后0,1,0
然后这里关断，这里导通，然后X等于1
当时钟从0到1变化
那么这里变成1.
然后是0，这是1.
CLKG变成1，然后如果这个等于1
晶体管MN导通
然后VX会被拉低 VX变成0
如果这里变成0
然后这里是0this is 0.
这里是1 这是0
最后我们得到了这样的CLKG信号
我们向CLKG施加这样波形的信号
这叫做脉冲寄存器
当脉冲等于1时
D被复制到Q
这是建立时间
以脉冲时钟为参考建立时间等于0.
如果以clock作为参考
建立时间为负
保持时间 以脉冲时钟为参考
保持时间等于脉冲长度
传输延时，
以脉冲时钟为参考
传输延时是两级传输门的延时
这个电路的优点
降低时钟负载
晶体管更少
因此在面积上有优势
这个电路的缺点
是很难保证脉冲宽度
增加了时序验证的复杂度
这是混合锁存器-触发器
这也被用在AMD K-6 and K-7处理器中
这里你可以看到有一个PMOS晶体管
与这个相连
然后是PMOS晶体管
和PMOS晶体管
这是个DG门
这里是三个反相器
时钟通过三个反相器
之后的信号与时钟的交叠
就是脉冲宽度
看这里 这是时钟
这是CLKD bar
在这个时间内 脉冲的时间内
D被复制到Q
在脉冲时间内D被直接复制到Q
D在CLK和CLKD bar的1-1交叠时间内
发生变化因此它有负的建立时间
且所存在的问
题是在输出端出现毛刺
-1
--文档
-1.Introduction to Digital IC
--Video
-2.Architecture of Digital Processor
--Video
-3.Full Custom Design Methodology
--Video
-4.Semicustom Design Methodology
--Video
-5.Quality Metric of Digital IC
--Video
-6.Summary and Textbook Reference
--Video
-7.HW--作业
-7.PPT
--补充材料1
--补充材料2
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.The Diode
--Video
-3.The MOSFET Transistor
--Video
-4.Secondary Effects
--Video
-5.Summary and Textbook Reference
--Video
-6.HW--作业
-6.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.Static Behavior
--Video
-3.HW--作业
-3.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Dynamic Behavior I
--Video
-2.Dynamic Behavior II
--Video
-3.Power Dissipation
--Video
-4. Summary and Textbook Reference
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction
--Video
-2.Static CMOS Design I
--Video
-3.Static CMOS Design II
--Video
-4.HW--作业
-4.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Static CMOS Design III
--Video
-2.Static CMOS Design IV
--Video
-3.Dynamic CMOS Design
--Video
-4.Summary
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction I
--Video
-2.Introduction II
--Video
-3. Static Latches and Registers I
--Video
-4.Static Latches and Registers II
--Video
-5.Static Latches and Registers III
--Video
-6.HW--作业
-6.PPT
--补充材料
-1.Key Points Review
--Video
-2.Dynamic Latches and Registers I
--Video
-3.Dynamic Latches and Registers II
--Video
-4.Dynamic Latches and Registers III
--Video
-5.Pulse Register
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-6.Pipelining
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-7.Schmitt Trigger
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-8.Summary and Textbook Reference
--Video
-9.HW--作业
-9.PPT
--补充材料
-1. Introduction
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-2. Adder: Full Adder (Definition)
--Video
-3. Adder: Circuit Design
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-4. Adder: Logic Design I
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-5. Adder: Logic Design II
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-6. Adder: Summary
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-7.HW--作业
-7.PPT
--补充材料
-1. Key Points Review
--Video
-2. Multiplier
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-3. Shifter
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-4. Summary and Textbook Reference
--Video
-5. HW--作业
-5. PPT
--补充材料
-1. Introduction
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-2. Capacitance
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-3. Resistance
--Video
-4. Electrical Wire Models
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-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Introduction
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-2. Capacitive Parasitics
--Video
-3. Capacitive Parasitics II
--Video
-4. Resistive Parasitics
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Assignment Solving
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-2. The teaching assistants want to say
--Video
-1. Problem 1
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-2. Problem 2
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-3. Problem 3
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-4. Problem 4
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-5. Problem 5
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-6. Problem 6
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-7. Problem 7
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-1. Problem 8
--Video
-2. Problem 9
--Video
-3. Problem 10
--Video
-4. Problem 11
--Video
-5. Problem 12
--Video
-6. Problem 13
--Video
-7. Problem 14
--Video
