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现在介绍电路设计考虑
这是复合逻辑门实现的加法器
这是“和”的表达式
这是进位的表达式
我们可以看到“和”
可以表达为
ABC+ABbarCbar+AbarBbarC+AbarBCbar
这个进位
可以表示为AB+BC+AC
这是“和”生成电路
例如AbarBbarC
所以你可以看到
当C等于1，Cbar等于0
这个晶体管导通
与此同时当A等于0，B等于0
从这到这和从到这有通路
这条通路导通
所以sum被拉高到电源电压
sum等于1
类似的
当C等于1，Bbar等于0
Abar等于0，sum等于1
对于进位产生电路
这里有BC
当B等于1，Bbar等于0
这个晶体管导通
当C等于1，Cbar等于0
这个晶体管导通，有点复杂
所以carry被拉到电源电压
所以当B和C等于1时carry为1
这被叫做
基于复合门的加法器
因为电路相对
因为这里我们有16个晶体管
在上拉网络我们有8个晶体管
在下拉网络里我们有8个晶体管
所以总共
我们有16个晶体管
在这个电路里
我们有10个晶体管
这里有3个反相器
也就是6个晶体管
所以总共是32个晶体管
这是复合门的实现方案
这是全加器的另一种实现
叫做多级加法器
进位输出和
和可以表达为这个式子
C=AB+Ci(A+B)
S=ABCi+Cobar(A+B+Ci)
这是和产生电路、
进位产生电路
这是（A+B）C
这是AB
这和这个并联
所以Coutput等于这个
X=Coutbar
Coutbar通过反相器反相
可以得到Cout
S等于这个
也就是这里的ABC和这个并联
这个可以表示成Co bar(A+B+Ci)
最终我们可以得到sum
因为有两级
所以叫做多级加法器
在这张胶片里
我将分析多级加法器的优缺点
你可以看到这是多级加法器的电路图
第一个缺点
是你可以看到这里
有很多堆叠的PMOS晶体管
这里是3个PMOS晶体管
这里是2个晶体管
这里有4个堆叠的PMOS晶体管
这是一件坏事
因为会增加进位链的逻辑努力
PMOS在进位
和“和”产生链中都有堆叠
第二个问题是
进位输出的负载电容相对较高
例如这里有2个扩散电容
6个栅极电容
你可以发现这是1比特
我们还有另一个由这个比特驱动的比特
例如这是第i-1位，这是第i位
Co连在第i位的进位输入上
所以有6个栅极电容
2个扩散电容
分别是这个PMOS
和这个NMOS提供的
2个扩散电容加上6个门电容
我们知道进位输出
是通过两级反相器产生的
可能会导致性能降低，这些都是缺点
优点是我们知道
一般进位链是关键路径
所以进位信号是关键信号
Ci被放在离输出
尽量近的地方
所以可以增加电路的性能
这是第一个优点
第二个优点是
你可以看到进位输出的表达式
是AB+AC+BC
事实上我们可以交换A与C
B与C的位置
例如我们可以
将B和Ci互换位置
这样的话你可以看到
Ci的逻辑努力更大
所以我们将Ci放在较短的通路中
有较小的PMOS堆叠
例如我们把Ci放在这而不是这
这样对于关键路径来说
我们可以尽量减小逻辑努力
这是多级加法器的一个设计技巧
为了最小化关键路径
我们可以利用反相性质
在这张图中
我们可以看到这是FA’
它代表一个进位链中
消除了反相器的全加器
这是A0，B0和Ci0
输出Co0bar
作为FA的输入
同时我们把A1和B1取反
S1的输出也被取反
Co1的输出就可以
不需要取反
这样我们就利用了反相特性
所以偶数级的A和B
不需要取反
奇数级的A、B
和S需要取反
接下来
我将介绍一个更好的结构
叫做镜像加法器
镜像加法器的一个重要性质是
下拉网络
实际上是上拉网络的镜像
这是下拉网络
这是上拉网络
是镜像的，几乎一样
当A和B等于0时，
Cobar等于1，
Co等于0.
所以这是进位取消电路
当A等于0，B等于0
这条路径导通
Cobar被拉高到电源电压
因此是进位取消
就像这里
当A和B都等于1时
下拉网络导通
Coutbar等于0
Cout等于1
这是进位产生电路
这是0传播
当A或B中有一个等于0
例如A等于0或者B等于0
因此这条通路导通
如果Ci等于0，Ci被传输到Cobar
这是0传播
如果Ci等于1
那么Ci也被传输到Cobar，这是1传播
镜像加法器一共有24个晶体管
在上拉网络中我们有12个晶体管
在下拉网络中也是一样的
所以镜像加法器中一共有24个晶体管
这是镜像加法器的性质
NMOS和PMOS链是完全对称的
进位产生电路中最多有2个串联的晶体管
在多级加法器中
最多有3个串联的晶体管
在这里只有2个
串联的晶体管
这是它的优点
Co的电容包括4个扩散电容
2个内部栅极电容
6个下一级相连的加法器中的栅极电容
这里有4个扩散电容
2个内部节点栅极电容
还有6个下一级相连的
加法器中的栅极电容
与Ci相连的晶体管
被放置在离输出最近的地方
只有在进位电路中的晶体管
需要为了速度而被优化
在“和”电路中的晶体管
可以是最小尺寸的
设计电路版图的时候
最关键的就是最小化节点Co的电容，
降低扩散电容是很重要的
这是我这堂课的第一道思考题
这是一个镜像加法器
这是多级加法器
当使用镜像加法器或多级加法器
来构成4位逐位进位加法器时
要如何设计晶体管的尺寸
来获得最优性能？
你要怎么做？
请课后思考这个问题
我们知道优化t_carry
比优化t_sum更重要
但如果我们能保证t_sum和t_carry一样
我们就能简化加法器的设计
因此我接下来要介绍由传输门构成的全加器
而且它产生carry的延时
和产生sum的延时是一样的
例如这个图
当A等于0
这个晶体管导通
这个关断，B被复制到P
当A等于0，这个是1
Pbar等于Bbar
当A等于1也是类似的
这个关断，这个导通
B被复制到Pbar
或者Bbar被复制到P
P bar等于B
在这种情况下
可以通过A异或B的方式生成P
根据这个有这个电路，可以生成S
Coutput可以由这个电路生成
S等于P xor Ci
Co等PbarA+PCi
在这个电路里有24个晶体管
“和”与进位的延时相似
对于设计乘法器有特殊的效果
而且这里没有阈值损失
因为我们用了传输门
而不是传输管
基于传输门的全加器有相同的
“和”与进位延时
如果在乘法器设计中
使用这个单元会很方便
这张胶片讲的是
如何加速进位的产生
这是曼彻斯特进位门
这是利用进位传播
产生和消除信号实现的静态门
当D等于1，进位删除
Coutput被拉低到地，当Gi等于1
Gibar等于0，Coutput被拉高到VDD
如果这个关断，这个也关断
Pi等于1
然后Ci被直接复制到Co.
所以这是曼彻斯特进位门的静态实现
还有动态实现
它没有进位删除电路
而是被一个动态电路取代
所以在预充阶段Cobar
被预充到电源电压，等于1
因此Co等于0
然后如果Pi等于0
这个通路的晶体管关断
Cobar根据Gi的值可能被放电
当Gi等于1，Cobar被下拉到地
否则Cobar保持之前的值
这是动态实现方法
只利用了进位传播和产生信号
根据这个我们有这个电路
这是动态电路实现的
曼彻斯特进位链加法器（4位部分）
你可以看到
这个产生输出Co0、Co1、Co2和Co3
这些通向“和”产生电路
-1
--文档
-1.Introduction to Digital IC
--Video
-2.Architecture of Digital Processor
--Video
-3.Full Custom Design Methodology
--Video
-4.Semicustom Design Methodology
--Video
-5.Quality Metric of Digital IC
--Video
-6.Summary and Textbook Reference
--Video
-7.HW--作业
-7.PPT
--补充材料1
--补充材料2
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.The Diode
--Video
-3.The MOSFET Transistor
--Video
-4.Secondary Effects
--Video
-5.Summary and Textbook Reference
--Video
-6.HW--作业
-6.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.Static Behavior
--Video
-3.HW--作业
-3.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Dynamic Behavior I
--Video
-2.Dynamic Behavior II
--Video
-3.Power Dissipation
--Video
-4. Summary and Textbook Reference
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction
--Video
-2.Static CMOS Design I
--Video
-3.Static CMOS Design II
--Video
-4.HW--作业
-4.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Static CMOS Design III
--Video
-2.Static CMOS Design IV
--Video
-3.Dynamic CMOS Design
--Video
-4.Summary
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction I
--Video
-2.Introduction II
--Video
-3. Static Latches and Registers I
--Video
-4.Static Latches and Registers II
--Video
-5.Static Latches and Registers III
--Video
-6.HW--作业
-6.PPT
--补充材料
-1.Key Points Review
--Video
-2.Dynamic Latches and Registers I
--Video
-3.Dynamic Latches and Registers II
--Video
-4.Dynamic Latches and Registers III
--Video
-5.Pulse Register
--Video
-6.Pipelining
--Video
-7.Schmitt Trigger
--Video
-8.Summary and Textbook Reference
--Video
-9.HW--作业
-9.PPT
--补充材料
-1. Introduction
--Video
-2. Adder: Full Adder (Definition)
--Video
-3. Adder: Circuit Design
--Video
-4. Adder: Logic Design I
--Video
-5. Adder: Logic Design II
--Video
-6. Adder: Summary
--Video
-7.HW--作业
-7.PPT
--补充材料
-1. Key Points Review
--Video
-2. Multiplier
--Video
-3. Shifter
--Video
-4. Summary and Textbook Reference
--Video
-5. HW--作业
-5. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitance
--Video
-3. Resistance
--Video
-4. Electrical Wire Models
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitive Parasitics
--Video
-3. Capacitive Parasitics II
--Video
-4. Resistive Parasitics
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Assignment Solving
--Video
-2. The teaching assistants want to say
--Video
-1. Problem 1
--Video
-2. Problem 2
--Video
-3. Problem 3
--Video
-4. Problem 4
--Video
-5. Problem 5
--Video
-6. Problem 6
--Video
-7. Problem 7
--Video
-1. Problem 8
--Video
-2. Problem 9
--Video
-3. Problem 10
--Video
-4. Problem 11
--Video
-5. Problem 12
--Video
-6. Problem 13
--Video
-7. Problem 14
--Video
