当前课程知识点：数字集成电路分析与设计 > Designing Arithmetic Building Blocks I > 5. Adder: Logic Design II > Video
接下来我将介绍
超前进位加法器
这是超前进位加法器的基本想法
这是C（i+1），由p（i+1）和g(i+1)计算得到
这是C（i），由p（i）和g(i)计算得到，这是C(i-1)
在i处c(i)=g(i)+p(i)*c(i-1)
在i+1处，C(i+1)等于g(i+1)+p(i+1)*c(i)
c(i)可以化为g(i)+p(i)*c(i-1)
所以在变形之后
c(i+1)=g(i+1)+p(i+1)
(g(i)+p(i)c(i-1))
从这个表达式你可以发现
c(i+1)可以通过
下面三种方法生成：
首先
c(i+1)
可以在第i+1级生成g(i+1)
也可以
在第i级生成g(i)
然后传输到第i+1级
最后一个办法
是通过第i级和第i+1级
即p(i+1)p(i)c（i-1）
根据这些分析
我们还有
C(o,k)=G(k)+P(k)C(o,k-1)
这是C(o,k)
这是C(o,k-1)
C(o,k-1)可以表示成
G(k-1)+ P(k-1)* C(o,k-2)
最后我们可以得到
C(o,k)等于这一项
一般我们知道C(i,0)等于0
所以有这个
根据这个
你能看到
C(o,0)=G(0)+P(0)*C(i,0)
而且C(o,1)等于这个
C(o,2)等于这个
C(o,3)等于这个
即使上一级的进位输入并不知道
从这个表达式
我们也可以
计算sum和carry
这是好事对吧？
我们不需要等到
进位信号的到来
这张胶片
是超前进位
加法器的概念示意图
C(o,k)等于这个
基本思路就是
我们可以推广这个
这样每一级进位都可以
只是输入和C(i,0)的函数
因此进位不需要在进位链中行波传输
这是从逻辑设计角度看
我们假定得到“和”的时间
与位数无关
然而
这是从
电路设计的角度来看
我们怎么得到C(o,3)
C(o,3)等于这个，对吧？
在下拉网络和上拉网络里
有许多晶体管堆叠
还有许多晶体管并联
所以如果位数N很大
这样扇出会急剧变大
面积也和位数一起增大
所以超前进位加法器
只适用于当N很小的时候，N小于4.
否则在上拉网络和下拉网络中
会有很多堆叠的晶体管
会严重降低电路的性能
所以从电路设计的角度
“和”产生也与位数有关
而且注意到课本中的
这张图是不正确的，请注意
这是个4位超前进位加法器的模块图
我们可以生成P0、G0、P1、G1、P2、G2、P3、G3。
我们可以计算这个，P*和P*
我们也可以计算P**,P
像这样，这是个32位超前进位加法器
这是普通的超前进位加法器
接下来我将介绍对数超前进位加法器
对数超前进位加法器的设计思想
是对于N位的超前进位加法器
有N+1条并联支路
N+1个堆叠的晶体管
例如这个对吧？
例如N等于4
因此我们有
4+1条并联支路
我们有5条并联支路
还有4+1个堆叠的晶体管
这里是5个堆叠的晶体管
这是坏事对吧？
所以实际中
位数最好限制在2-4位
如果我们将进位传播电路
分解为更小的部分
例如C(o,0)=G(0)+P(0)C(I,0)
C(o,1)等于这个，C（o,2）等于这个
我们可以把这个定义为G（1:0）
这个P1*P0定义为P（1:0）
这里的G（i:j）表示
从i到j位的进位是否产生
我们还可以定义G2和P2
这是G（2:1）和P（2:1）
G（3:2）和P（3:2）
P（i:j）表示第i位到第j位的传播
我们将G（i:j）和P（i:j）成对处理
就可以定义一个操作符
点操作符
我们定义这个操作
(G,P)•(G’,P’)=(G+PG’,PP’)
(G,P)•(G’,P’)=(G+PG’,PP’)
根据这个我们可以证明
点操作符合结合率
意味着我们可以
先计算(G’P’)•(G’’,P’’)
结果也是正确的
然而点运算不符合交换律
我们不能交换不同操作数的位置
例如我们交换了这两个的位置
结果就不正确了
你们可以课后自行证明
所以(C(o,0),0)=(G0,P0)•(C(i,0),0)
所以(C(o,0),0)=(G0,P0)•(C(i,0),0)
(C(1,0),0)= (G0,P0) •(G1,P1)•(C(i,0),0)
(C(1,0),0)= (G0,P0) •(G1,P1)•(C(i,0),0)
这是点操作的表达式
最终我们可以发现
这个等于
(G(1:0),P(1:0))•(C(i,0),0)
我们还可以得到这个和这个
所以因为这个
你们可以看到
为了获得C(o,7)和C(o,1)、C(o,3)
我们需要(G0,P0),(G1,P1) 到(G7,P7)
我们可以并行地计算
这个这个和这个
我们可以发现
计算这个的传播延时
与位数成线性关系
然而这里只有3级
加法器的延时
与位数成对数关系
Tp正比于log2(N)
可以利用结合律
并行计算点操作
这张胶片说得更清楚
你可以看到
这里的绿箭头
这是C(o,7)和C(o,1)、C(o,3)
这是超前树
1、3、7在超前树上
我们还有逆序树
2、4、5和6
可以在逆序树上
根据上面的分析
我可以给你们一个
对数超前进位加法器的例子
这是个Kogge-Stone超前进位加法器
是由Mr Kogge 和Mr Stone发明的
你可以看到A和B
一共16位对吧？
A0到A15，B0到B15.
这是最低位
这是最高位
我们可以先计算这个
(G(1:0),P(1:0))，然后是(G(3:2),P(3:2))，
同时我们可以并行地
计算(G(7:6),P(7:6)
然后是(G(5:4),P(5:4))
我们可以得到这个
代表(G(3:0),P(3:0))
然后这个(G(7:4),P(7:4))
接下来我们计算(G(7:0),P(7:0))
最后是结果(G(7:0),0)
这就是最终进位输出
所以在log2(N)级之后
我们可以得到进位输出
这里可以看得更清楚
这是点操作
输入是P7,G7,P6,G6，可以得到P（7:6），G（7:6）
这里的输入是P（5:4）和G（5:4）
我们可以得到这个，然后是这个
最后我们可以得到G(7:0)
因此降低了
加法器的传播延时
这是传播和生成信号的
动态实现
这是传播信号P，等于a+b
这是动态电路
这是预充晶体管
这是求值晶体管
这也是类似的
我们可以用这样的电路
这是保持器对吧？你之前见过的
用这个电路可以获得G=a(i)b(i)
这是点操作的实现
这个很简单是吧？
因为这等于(G+PG’,PP’)
这个生成G
等于G+PG’
这里P等于PP’对吧？
我们知道这是个动态电路
这里没有求值晶体管
如果没有
求值晶体管
我们要注意一些地方
它优点是可以降低时钟负载电容
增加下拉电流，增加预充阶段
然而我们要保证
预充阶段需要被延迟
这样在预充阶段就没有电流
流过下拉网络
还需要注意如果时钟延迟的话
进位链的第一级需要足开关管
这是S(i)0和S(i)1的表达式
如果C（i）等于1，S(i)1=bar(a(i) xor b(i))
当C(i)等于0，S(i)0=a(i) xor b(i)
根据这个可以得到“和”
当G(i:0)等于1，Sum等于S(i)1
否则Sum等于S(i)0.
可以表示成这个电路
在这个电路中，当G(i:0)等于1
如果这是1，这里导通
如果这里导通，这里关断
因此S(i)0不能被传到Sum
然而在这种情况，G(i:0)等于1
S(i)1通过这里的沟道被直接传递到Sum
所以当G(i:0)等于1，Sum等于S(i)1
否则让这个等于0
因此S(i)0被传递到Sum
这是动态逻辑的“和”选择
如果在动态逻辑中要进行级联
我们要确保输入
只能从0到1发生变化
-1
--文档
-1.Introduction to Digital IC
--Video
-2.Architecture of Digital Processor
--Video
-3.Full Custom Design Methodology
--Video
-4.Semicustom Design Methodology
--Video
-5.Quality Metric of Digital IC
--Video
-6.Summary and Textbook Reference
--Video
-7.HW--作业
-7.PPT
--补充材料1
--补充材料2
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.The Diode
--Video
-3.The MOSFET Transistor
--Video
-4.Secondary Effects
--Video
-5.Summary and Textbook Reference
--Video
-6.HW--作业
-6.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.Static Behavior
--Video
-3.HW--作业
-3.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Dynamic Behavior I
--Video
-2.Dynamic Behavior II
--Video
-3.Power Dissipation
--Video
-4. Summary and Textbook Reference
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction
--Video
-2.Static CMOS Design I
--Video
-3.Static CMOS Design II
--Video
-4.HW--作业
-4.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Static CMOS Design III
--Video
-2.Static CMOS Design IV
--Video
-3.Dynamic CMOS Design
--Video
-4.Summary
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction I
--Video
-2.Introduction II
--Video
-3. Static Latches and Registers I
--Video
-4.Static Latches and Registers II
--Video
-5.Static Latches and Registers III
--Video
-6.HW--作业
-6.PPT
--补充材料
-1.Key Points Review
--Video
-2.Dynamic Latches and Registers I
--Video
-3.Dynamic Latches and Registers II
--Video
-4.Dynamic Latches and Registers III
--Video
-5.Pulse Register
--Video
-6.Pipelining
--Video
-7.Schmitt Trigger
--Video
-8.Summary and Textbook Reference
--Video
-9.HW--作业
-9.PPT
--补充材料
-1. Introduction
--Video
-2. Adder: Full Adder (Definition)
--Video
-3. Adder: Circuit Design
--Video
-4. Adder: Logic Design I
--Video
-5. Adder: Logic Design II
--Video
-6. Adder: Summary
--Video
-7.HW--作业
-7.PPT
--补充材料
-1. Key Points Review
--Video
-2. Multiplier
--Video
-3. Shifter
--Video
-4. Summary and Textbook Reference
--Video
-5. HW--作业
-5. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitance
--Video
-3. Resistance
--Video
-4. Electrical Wire Models
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitive Parasitics
--Video
-3. Capacitive Parasitics II
--Video
-4. Resistive Parasitics
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Assignment Solving
--Video
-2. The teaching assistants want to say
--Video
-1. Problem 1
--Video
-2. Problem 2
--Video
-3. Problem 3
--Video
-4. Problem 4
--Video
-5. Problem 5
--Video
-6. Problem 6
--Video
-7. Problem 7
--Video
-1. Problem 8
--Video
-2. Problem 9
--Video
-3. Problem 10
--Video
-4. Problem 11
--Video
-5. Problem 12
--Video
-6. Problem 13
--Video
-7. Problem 14
--Video
