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这就是静态CMOS设计
根据静态CMOS的设计来分类
互补CMOS 有比逻辑
比如伪NMOS和DCVSL 以及传输管逻辑
我首先介绍互补CMOS逻辑
互补逻辑门是
上拉网络和下拉网络的组合
上拉网络仅由PMOS管构成
下拉网络仅由NMOS管构成
上拉网络和下拉网络是对偶逻辑网络
NMOS晶体管串联
PMOS晶体管并联
串联NMOS实现“与”功能
可以发现
如果A=1 B=1
那么X的值被送到Y
所以它的函数是AB
并联PMOS实现“与非”功能 对吧
如果A=0 那么X的值被传到Y
如果B=0 那么X的值被传到Y
也就是A反加B反等于A与B的反
通过NMOS管的并联
和PMOS管的串联
我们可以实现“或”和“或非”功能
这里可以发现
如果A=1 或B=1 那么X的值被传到Y 对吧
我们可以实现“或非”功能 也就是“NOR”
如果A反等于1 也就是A=0 同时B=0
同时,B等于“0”，
也就是B反等于1 那么X的值被传到Y
所以这个结构的函数是A+B反 对吧
这是A+B 这是A+B反
所以这是“或” 这是“或非”
所以上拉网络是下拉网络的对偶网络
这就是De Morgan’s定理
A+B反等于A反与B反
A与B的反等于A反加上B反
我们还知道 因为我们只能实现“非”功能
所以互补门是反相的
如果想实现“与”功能
“与”门 我们必须首先实现“与非门”功能
然后增加额外的一级反相器
这是上拉和下拉网络的构造规则
晶体管可被看作一个
受栅极信号控制的开关
我已经讲过
晶体管仅仅是个开关而已
下拉网络由NMOS器件构成
而PMOS晶体管被用在上拉网络中
PMOS晶体管可以产生“强1”
NMOS晶体管可以产生“强0”
串联的NMOS实现“与”
并联的PMOS实现“与非
并联的NMOS实现“或”
串联的PMOS实现“或非”
互补门本质上是反相的
只能实现如NAND
NOR
及XNOR这样的功能
布尔函数如AND OR
XOR要求增加额外一级反相器
实现一个N输入逻辑门
需要的晶体管数量是2N 也就是N的两倍
N个PMOS管
和N个NMOS管
根据De Morgan定律
上拉和下拉网络互为对偶
为了构成一个CMOS门
可以用串 并联器件的组合
来实现其中一个网络
另一个网络可以通过对偶原理来实现
我可以给你们举个例子
这是一个例子
怎样构造出一个CMOS复合门呢
F等于D+A(B+C)反
第一步：利用串联NMOS器件
实现AND功能和并联NMOS器件
实现OR功能的事实
推导出下拉网络
第二步：利用对偶性
逐层推导出上拉网络
像这样
这是静态互补
CMOS门的特性
它具有很高的噪声容限
VOH=VDD VOL=GND
它具有全逻辑摆幅 并且不消耗静态功耗
因为这些下拉和上拉网络
被设计成了互斥的结构
如果我们假设瞬态过程已经稳定
那么在稳态模式下不存在VDD到GND的通路
VTC和噪声容限取决于
门的输入数据组合形式
这不同于反相器
比反相器更复杂
接下来
我将讲解输入组合
对VTC的影响
这里有一个两输入的与非门
它由两个串联的NMOS和
两个并联的PMOS构成
这里有3种不同的输入组合
第一种是A
B都发生从0到1的翻转
第二种是B=1
A发生从0到1的翻转
第三种是A=1
B发生从0到1的翻转
它们的差别是什么呢
差别就是
在(a)这种情形下
A B开始是都等于0
所以M3和M4都是导通的
因此有很强的上拉作用
这就是这条
（蓝色）曲线在最右边的原因
情形(b)和(c)之间
为什么存在差别呢
在情形(c)下
A发生从0到1的翻转
由于体效应的影响
M2的
阈值电压
Vt升高
更难开启
相对于情形(c)
情形(b)
没有任何体电势
当B从0翻转到1
打开被B驱动的晶体管
M1就更容易了
这就解释了为什么红色曲线位于中间
绿色曲线位于最左边
这是输入组合对VTC曲线的影响
这是定性分析
你们可以课后看一下
另外
输入组合还对传播延时或者说
动态特性有影响
一阶分析
（忽略内部电容的影响）
例如
这里考虑输出电平由低到高的翻转
如果两个输入都被驱动至低电平
那么延时为0.69（Rp/2）CL
因为这两个电阻并联
所以是PMOS晶体管电阻的一半
乘以电容
如果只有一个输入被驱动至低电平
那么由低至高的翻转延时
就等于0.69RpCL
对于输出电平由高至低的翻转
延时总是等于0.69(2Rn)CL
因为这两个电阻是串联的
这是另一个说明输入组合
对传播延时影响的例子
这里可以看到
这是一个两输入与非门
两个输入A B同时
由高电平变为低电平
还有这两种情况
那么同时翻转是最快的方式
因为两个PMOS晶体管都被打开了
所以这时候是最快的情况
现在来看下面这两种情况
我们已经知道A在这
所以这个管子存在体效应
体效
应令晶体管更难开启
同时更容易关断
所以
这个变得易关断了
这就是为什么最下面的这个翻转
比它上面的这个快
你还可以发现
在这种情形下
因为B=1
所以内部节点已经被放电
这是这个翻转
比这个快的另一个原因
现在
来考虑输出电平
由高至低的翻转可以发现
比较后面两种情况
下面的比上面的快
即使
在第三种情况下
开启这个晶体管
比在第二种情况下难
但是
在第三种情况下
我们不需要给负载电容
（这里指内部电容）放电
这就是
这个翻转比这个快的原因
与这种情形比较
可以发现
这种情形的等效电阻
小于这种情形的等效电阻
这就说明了为什么这是翻转最快的
这个翻转速度中等
这个翻转最慢
你们可以看这里的定性分析
这里是对之前结论的解释
怎样设计
对称的互补型CMOS门
如果可以保证tplh=tphl
并且
最小尺寸参考反相器的PMOS尺寸为2
NMOS尺寸为1
电路的性能
由最坏情况下的
传播延时决定
例如
如果一个PMOS晶体管导通
这个管子导通
这个管子关断
这是最坏的情况
考虑两输入与非门
下拉网络中的
NMOS的尺寸应该为2
即参考
反相器中NMOS的2倍
因为
两个NMOS晶体管串联
所以这两个串联
这样 在下拉网络中的
导通电阻与这种相同
最坏情况时也相同
这里只有一个PMOS晶体管
所以PMOS的尺寸为2
和这个相同
考虑或非门
最坏的情况
只有一个NMOS导通
所以
这个
NMOS的尺寸为1
PMOS的尺寸为4
因为
两个PMOS串联
两个尺寸为4的PMOS晶体管和
这个有相同的电阻
所以尺寸分别是4、4、1、1
这就是
对称的互补CMOS门的尺寸优化结果
这里是一个互补门
输出方程为
OUT等于(D+A(B+C))的反
在最坏的情况下
下拉网络中
只有一个晶体管导通
所以凭此可以知道
下拉网络的尺寸
所以这个管子尺寸应该为1
和这个相同
这条通路上的管子尺寸为2、2
因此在最坏的情况下
只有一条导通
比如这一条
而这条和这条是关断的
所以在下拉网络的电阻和这种一样
在上拉网络中也是这样
这个管子的尺寸为4
这样这条通路就和
这个有相同的电阻
还有这条路径上
管子尺寸分别为8、8、4
和这个有相同的电阻
我认为这不是最优值
实际上
我们可以把它们的尺寸
换成3，3，6，6
我们也可以获得相同的上拉能力
这时候
上拉网络输出的总面积小于这种情况
所以
我们应该向更优化的方向选择尺寸
每个电容
都要通过电阻放电
所以
延时可以用
tphl计算
所以电荷会通过各管子进行放电
C1通过M1
然后 C2 通过 M2（和M1）
C3通过M3（和M2、M1）
以及 CL 通过M4 、M3、 M2 、M1放电
传播延时tphl等于
0.69[R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL]
如果假设
所以NMOS有相同的尺寸
那么
tphl=0.69R(C1+2C2+3C3+4CL)
如果有很多级
比如有N级
那么
就有N*(N+1)/2（的电容）
延时就是
晶体管数量的二次方的量级
tphl是扇入的
二次方函数
（因为下拉电阻和
负载电容随着扇入同时增加）
然而
tplh是扇入的线性函数
（因为随着扇入的增加
仅有负载电容增加）
还可以发现
一个有趣的现象
每一项中
都包含了R1
这让R1非常重要
如果减小R1的值
换句话就是增加M1的尺寸
那么就可以减小传输延时
可以让晶体管的尺寸逐个增大
晶体管
按大小排列的结果为
M1>M2>M3>M4
这幅图展示了
tphl(二次方关系)
和tplh的差别
这条线是tphl和
tplh的平均值
红色线表示了由
下拉电阻和负载电容
引起的二次方增长
绿色线
表示了常数上拉电阻
乘以负载电容的增长
因为
与串联晶体管数量的二次方关系
应尽量避免使用
扇入大于4的晶体管
接下来
介绍一些设计技术
来降低大扇入电路的延时
第一种技术是当负载以扇出电容为主时
调整晶体管尺寸
如果负载
以扇出电容为主
可以加大晶体管尺寸
从而增大电路的驱动能力
第二种技术是
逐级加大晶体管尺寸
例如
这个比这个大
这个比这个大
这个比这个大
优点在于这样可以减小
造成主要影响的电阻
比如出现在这个等式中的每一项中的R1
同时使电容的增加
保存在一定的范围内
缺点就是
增加了版图设计的难度
由于是规则方面的考虑
迫使设计者不得不将晶体管距离拉开
从而使内部电容增加
这就是问题所在
第三种方法是晶体管排序
这是什么意思
例如这种情形
可以看到输入端1发生了从0到1 的翻转
所以它的延时
由CL、C1、C2的放电延时决定
因为
只有当晶体管M1的输入
已发生从0到1的翻转时
C2、C1、CL才能被放电
但是在第二种情形是不同的
可以看到In1在最上面
所以
在In1到来之前很久
C1和C2就已经被放电了
这就是这个
比这个快的原因
把关键路径晶体管
靠近门的输出端
可以提高速度
现在来看看
怎样确定关键路径晶体管
在这个信号到达之前
这个电容已经被放电了
所以第二种情形是
完全不同于第一种的
这就叫晶体管排序方法
第四种方法是重组逻辑结构
例如
这里有ABCDEFGH 8个输入
这是一个8输入与非门
可以用这个代替这个
用这个代替这个
变换逻辑方程的形式
有可能降低对扇入的要求
从而减小门延时
第五种技术
是用插入缓冲的方法
隔离扇入
和扇出
比如这是一个4输入与非门
我们用它去驱动负载电容
如果负载电容很大
我们就可以插入两个反相器
或者几个反相器从而提高性能
那么我们该怎么做呢
就如下面的胶片所讲
我们可以将
反相器链的优化方法进行拓展从而加速电路
-1
--文档
-1.Introduction to Digital IC
--Video
-2.Architecture of Digital Processor
--Video
-3.Full Custom Design Methodology
--Video
-4.Semicustom Design Methodology
--Video
-5.Quality Metric of Digital IC
--Video
-6.Summary and Textbook Reference
--Video
-7.HW--作业
-7.PPT
--补充材料1
--补充材料2
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.The Diode
--Video
-3.The MOSFET Transistor
--Video
-4.Secondary Effects
--Video
-5.Summary and Textbook Reference
--Video
-6.HW--作业
-6.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.Static Behavior
--Video
-3.HW--作业
-3.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Dynamic Behavior I
--Video
-2.Dynamic Behavior II
--Video
-3.Power Dissipation
--Video
-4. Summary and Textbook Reference
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction
--Video
-2.Static CMOS Design I
--Video
-3.Static CMOS Design II
--Video
-4.HW--作业
-4.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Static CMOS Design III
--Video
-2.Static CMOS Design IV
--Video
-3.Dynamic CMOS Design
--Video
-4.Summary
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction I
--Video
-2.Introduction II
--Video
-3. Static Latches and Registers I
--Video
-4.Static Latches and Registers II
--Video
-5.Static Latches and Registers III
--Video
-6.HW--作业
-6.PPT
--补充材料
-1.Key Points Review
--Video
-2.Dynamic Latches and Registers I
--Video
-3.Dynamic Latches and Registers II
--Video
-4.Dynamic Latches and Registers III
--Video
-5.Pulse Register
--Video
-6.Pipelining
--Video
-7.Schmitt Trigger
--Video
-8.Summary and Textbook Reference
--Video
-9.HW--作业
-9.PPT
--补充材料
-1. Introduction
--Video
-2. Adder: Full Adder (Definition)
--Video
-3. Adder: Circuit Design
--Video
-4. Adder: Logic Design I
--Video
-5. Adder: Logic Design II
--Video
-6. Adder: Summary
--Video
-7.HW--作业
-7.PPT
--补充材料
-1. Key Points Review
--Video
-2. Multiplier
--Video
-3. Shifter
--Video
-4. Summary and Textbook Reference
--Video
-5. HW--作业
-5. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitance
--Video
-3. Resistance
--Video
-4. Electrical Wire Models
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitive Parasitics
--Video
-3. Capacitive Parasitics II
--Video
-4. Resistive Parasitics
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Assignment Solving
--Video
-2. The teaching assistants want to say
--Video
-1. Problem 1
--Video
-2. Problem 2
--Video
-3. Problem 3
--Video
-4. Problem 4
--Video
-5. Problem 5
--Video
-6. Problem 6
--Video
-7. Problem 7
--Video
-1. Problem 8
--Video
-2. Problem 9
--Video
-3. Problem 10
--Video
-4. Problem 11
--Video
-5. Problem 12
--Video
-6. Problem 13
--Video
-7. Problem 14
--Video
