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往往
一条逻辑路径的输入电容是受约束的
因为输入电容一般是在片上的
对吧
逻辑路径也必须驱动电容
比如
ALU或者其他的片外芯片
Intel微处理器中的ALU的负载为0.5pF
我们怎样选择ALU数据通路的尺寸以最大化速度
我们已经解决了反相器链的最大化速度问题
我们是否为任何类型的逻辑
归纳出一套方法呢
在这门课中
我们
只考虑
对称逻辑门的设计
在我介绍怎样进行设计之前
我会先给你们
一些尺寸最小化门的定义
这是一个
尺寸最小化的参考反相器
其中PMOS的尺寸为2
NMOS的尺寸为1
这是尺寸最小化的两输入与非门
因为
这是两个NMOS串联
所以
这两个NMOS的尺寸都等于2
最坏的情况是
只有一个PMOS导通
所以这个PMOS的尺寸等于2
这个PMOS的尺寸也等于2
这里的尺寸分别为4,4,1,1
这是一个或非门
这就被定义为尺寸最小化的门
我要阐明的是
这只在这门课中这样定义
考虑由高至低翻转的情形
这里有尺寸为2的
PMOS晶体管
和尺寸为1的NMOS晶体管
这是一个最小尺寸的参考反相器
所以它的延时
等于tp0(1+f/γ)
这里的γ等于Cint
与反相器输入电容的比值
这里有最小尺寸的与非门
管子尺寸
都等于2
所以传播延时等于
与非门的
本征延时
tp0乘以
(1+CL/Cint(ND2))
这里ND2
表示
NAND2
与非门的tp0
实际上等于最小尺寸
参考反相器的tp0的k倍
如果这是对的
那么与非门的本征电容
也等于最小尺寸参考
反相器本征电容的k倍
因为下拉延时
网络的
等于电容乘以
电阻乘以0.69
我们已知这条路径中
下拉网络的电阻与这个相等
所以这些电阻都相同
唯一的不同来自
与这里不同的本征电容
这就是为什么如果与非门的tp0
等于k乘以最小尺寸
参考反相器的tp0
与非门的本征电容
也等于k乘以最小尺寸
参考反相器的的本征电容
这个可以被这个代替
这个可以被这个代替
于是tp0乘以这个等于tp0
乘以这个
在分子里
乘以与非门的输入电容
再除以与非门的输入电容
在分母中
乘以反相器的输入电容
再除以
反相器的输入电容
这项在
这被定义为gND2
这一项是γ
与工艺有关
这一项被
定义为等效扇出
这里定义k=p
最后与非门的延时
等于tp0
(pND2+gND2*fND2/γ)
这里的p称为本征延时系数
表示复合门
和最小尺寸反相器
的本征
延时的比
与门的拓扑结构以及版图
风格有关
也就是说
如果复合门和最小尺寸
反相器传输相同的电流
复合门的本征电容
比反相器的本征电容大多少
这就是本征延时系数的定义
接下来是
逻辑努力g
表示最小尺寸复合门
与最小尺寸
反相器的输入电容之比
（被相同的输入信号驱动的输入端电容）
逻辑努力只与电路的拓扑结构有关
所以逻辑努力就是
最小尺寸复合门与最小尺寸
反相器的输入电容之比
逻辑努力实际上
表示晶体管需要更努力多少
才能提供与最小尺
寸参考反相器相同的电流
f被称为等效扇出或电气努力
定义为该复合门
外部电路负载
和输入电容之间的比值
即f=Cout/Cin
全部以反相器为
标准进行标准化
则反相器的逻辑努力为1
本征延时系数为1
逻辑努力是一个新的概念
反相器在所有静态CMOS门电路中有
最小的逻辑努力和本征延时
复合门的逻辑努力
表示它们提供相同的输出电流时
最小尺寸复合门
与最小尺寸反相器的输
入电容之比（它们被相同的输入信号驱动）
复合门需要更努力多少
才能得到与最小尺寸
参考反相器相同的电流
逻辑努力随着门电路结构的复杂度而变大
我将给你们
讲解怎样定量计算逻辑努力
这是一个反相器
所有门的逻辑努力
全部关于反相器归一化
所以这个反相器的
逻辑努力等于1
那么这个电路呢
这是一个与非门
管子的尺寸都为2
我们可以看到
下拉网络的电阻
等于这个反相器
上拉网络的电阻
在最坏的情况下
也应该和这个反相器的相等
因此 我们可以把这个PMOS的2
加上这个NMOS的2再除以反相器的（2+1）
这就是两输入与非门的
逻辑努力
同样地
这里(4+1）/3
是两输入或非门的逻辑努力
这张表对不同的门的逻辑努力进行了总结
比如与非门的逻辑努力等于这个
或非门的逻辑努力等于这个
为什么会这样呢
我会告诉你们答案
可以发现
这里有N个串联的NMOS晶体管
和N个并联的PMOS晶体管
为了和最小尺寸
参考反相器传输相同的电流
NMOS的尺寸应该等于N
在最坏的情况下
只有一个PMOS导通
PMOS的尺寸应该等于2
因此N输入与非门的逻辑努力为(N+2)/3
这里的3是参考反相器的2+1
如果是一个或非门
就有N个串联的PMOS和N个
并连的NMOS
所以NMOS的尺寸应该等于1
在最坏的情况下
只有一个NMOS导通
可以知道每个PMOS的尺寸
都应该是2*N
这样这条路径上的
电阻就等于
参考反相器中的上拉电阻
因此N输入或非门的逻辑努力应该为(2N+1)/3
这就是为什么
会有这个结果的原因
这两个数
请记住
你们需要记住这个
这里给出一个例子
这是一个8输入与门
后接一个反相器
所以这个与非门的逻辑努力等于10/3
这个反相器的逻辑努力等于1
于是得到了这个结果
可以看到
(b)中的逻辑努力等于10/3
(c)中的逻辑努力等于80/27
也就是这个
逻辑努力最大
这个大于这个
这就是从性能上来讲
这种结构优于这种的原因
这种结构的逻辑努力更小
考虑多种逻辑类型的本征延时系数
得到这个表
为什么会有这个结果呢
考虑本征延时系数
有这样的一个例子
考虑本征延时系数
x管子尺寸分别为N N…N
PMOS管尺寸分别为2 2…2
所以输出点这儿的本征电容
来自这个尺寸为N的NMOS
和所有尺寸
为2的PMOS
所以本征电容可
以表示为2N+N
我们还知道
反相器的本征电容等于3
因为反相器中PMOS尺寸为2 NMOS尺寸为1
所以p=(2N+N)/3 也就是N
这个结构中也是这样
上拉网络中每个
PMOS尺寸为2N
这个PMOS尺寸为2N
这些NMOS尺寸
为1以输出点
这的本征电容
来自这个尺寸为2N的PMOS
和所有尺寸为1的NMOS p=(2N+N)/3
即N
我们已经知道 N输入与非门的本征延时因子等于N
N输入或非门的本征延时因子也等于N
请记住这些数字
现在来分析逻辑门的延时
门延时等于h+p
这里h表示门努力延时
p表示本征延时
门努力h=gf
这个g你们已经知道定义了
它是逻辑努力
等效扇出f等于Cout/Cin
所以逻辑努力是拓扑结构的函数
与尺寸无关
等效扇出是负载与门尺寸之比的函数
举个例子 你们可以看到
这幅图的横坐标是归一化的延时
纵坐标是等效扇出
这条线表示与非门
这条线表示反相器
可以发现 与非门更慢
反相器更快
根据之前的公式
与非门的延时为d=(4/3)f+2
反相器的延时为d=f+1
这里实际上表示本征延时
这表示门努力延时
现在我将介绍分支努力
如果这里有分支比 如这条
那么这就是离开这条路径的连线上的
电容 这是我们正在分析的路径上的负载电容
等效扇出的定义
应该扩展为路径上的电容
与路径外的电容的和再除以驱动单元的输入电容
所以(Con-path +Coff-path)/Cgin
是等效扇出的定义
把分支努力定义为路径上
与路径外电容之
和与路径上电容的比值
这就是
分支努力的定义所以f/b就等于Con-path/Cgin
所以如果有多级网络
延时就等于这个
sigma i从1加到N
门努力h=gf
路径分支努力
B=b1×b2×…×bN 路径逻辑努力G=g1×g2…×gN
路径电气努力F等于这个
F不等于
f1*f2*…*fN
而应该等于f1/b1×f2/b2×…fN/bN
于是总路径努力H=GFB
路径延时等于这个
如果你们还记的
反相器链的优化
就知道我们有f等于这个
等于F的N次方根
可以把这两个
进行比较
可以发现
g1×f1=g2×f2=…=gN×fN
都等于H的N次方根
H=GFB
这里fj等于这个
我们应该把分支努力考虑进来
现在来求每级的最优门努力
当每级具有相同的门努力
h就等于H的N次方根
每级具有相同的门努力
门努力的关系就有g1×f1=g2×f2=…=gN×fN
所以每级的等效扇出等于这个
最小延时等于这个
随后我会给你们举例
请看这个4级门电路
这是一个反相器 这是一个3输入与非门
这是一个2输入与或非门 这是一个反相器
这个门的尺寸为1
这个电路的负载为5
可以得到它们的逻辑努力分别为
1,5/3,5/3,1
如果设f1=a 那么
f2=b/a f3=c/b，f4=5/c
因为这里没有分支
所以5/c就为等效扇出
我们怎样才能得到
F, H ，G, h, a, b, c的值呢
已经知道
F=5 G是
g1，g2，g3，g4的乘积
也就是25/9
H=FGB
因为B=1
所以H=125/9 h是H的4次方根
等于这个 1.93
然后就可以直接求出a，b，c，d了
这里我给出了一个例子
你们是否还记得这幅图
我曾给你看过
那时候我们在学习反相器链
但现在是一个复合门链路
这是一个反相器
这里有4个反相器
和一个电容
F=64
这个等于1
因为都是反相器
逻辑努力等于1
所以G=1×1×1
这个的分支努力等于4对吧
这个的分支努力也等于4
路径分支努力就是4×4×1
也就是16 于是H等于这个结果
因此
我们就可以计算h
等于H的3次方根
f等于这个
最后得到C2/C1=C3/C2=2.52
如果你们还记得
在我前面的课堂中
我用了这种方法去得到f=2.52
但是现在我们使用这种方法
这是更通用的方法
逻辑努力方法
因为用到了逻辑努力的概念
接下来
假设有一个复合门链路
我将介绍
我们怎样计算每一级的尺寸系数
在这之前
我想介绍尺寸系数S的定义
如果这是一个NMOS尺寸等于1
PMOS尺寸等于2的最小尺寸参考反相器
那么
这是一个最小尺寸复合门
因为这个门可以传输与其相同的电流
拥有与其相同的电阻
这个门在最坏的情况下
与它有相同的电阻
所以
尺寸系这样定义
于是这个尺寸
为这个管子的S倍
这个和这个也是S倍
这就是尺寸系数的定义
在有了尺寸系数的定义后
我将讲解这个电路
这里有不同的复合门
把它们连起来构成了一个复合门链路
用所有的门
去驱动负载电容
参考电路为
最小尺寸参考反相器
已知逻辑努力 gi
那么
最小尺寸复合门的
输入电容应该等于
gi乘以参考电容
因为
有尺寸系数
Cgi=gi×si×Cref
这是Cgi
根据定义
分支努力f/b等于
Cg(i+1)/Cgi
F等于CL/Cg1
所以如果我们想
根据这个算尺寸系数si
会得到si=Cgi/(gi×Cref)
最后等于这个表达式
根据这个
Cgi应该由这个表示
Cgi=f(i-1)/b(i-1) ×Cg(i-1)
如果
对其进行扩展
经过化简后最终得到
第i级的尺寸系数等于这个表达式
这有点复杂
课后你们可以
仔细地按这些步骤推算一下
就可以发现这个和
带有尺寸系数的这个电路的差别
仔细地按这个步骤进行推算
最后可以得到
尺寸系数等于这个结果
接下来讲逻辑努力的方法
首先 可以计算出路径努力H=GBF
然后可以求得最优级数N和每级的门努力h
如果N固定
那么h等于H的N次方根
和反相器链的结果一样
如果N未知
那么N=lnH/ln4 h=4
然后我们可以根据这个级数得到路径的概况
我们可以从任意一端进行计算
用Cin=Cout×g/h逐级计算尺寸
现在对逻辑努力方法进行总结
逻辑努力是一个新概念
可以用于各种复合门
电路的快速性能评估
比如
用互补CMOS逻辑门实现时
与非门比或非门快
因为
与非门的逻辑努力比或非门小
对于一个复合门链路
当门努力约等于4时
实际上
应该等于3.6
链路的传播
延时可以最小化
级数太少
（于是h很大）
会导致差的性能
同时拥有面积和功耗大的缺点
门链路的
传播延时
对最优级数N不敏感
门努力
稍大于4
可以显著地减小面积和功耗
对性能损失很小
然而h>=6会显著降低电路速度
最后一点
逻辑努力应该控制在
不大于4的范围内
并且
随着扇入的增加而线性增加
一旦复合门的扇入超过4
最好用一些
相对简单的门组成的链路来代替它
所以我们不会让扇入大于4
最后 对今天的课程进行总结
我们已经讲过
上拉和下拉电路是对偶逻辑网络
还讲了一些
减少大扇入电路延时的设计技术
以及怎样选择
逻辑门路径的尺寸
以实现最快的速度
因此我介绍了怎样用逻辑努力方法进行优化
所以下一堂课我将讲
静态CMOS设计剩下的部分
也就是
有比逻辑和传输管逻辑
以上就是今天这堂课的全部内容
感谢你们的参与
-1
--文档
-1.Introduction to Digital IC
--Video
-2.Architecture of Digital Processor
--Video
-3.Full Custom Design Methodology
--Video
-4.Semicustom Design Methodology
--Video
-5.Quality Metric of Digital IC
--Video
-6.Summary and Textbook Reference
--Video
-7.HW--作业
-7.PPT
--补充材料1
--补充材料2
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.The Diode
--Video
-3.The MOSFET Transistor
--Video
-4.Secondary Effects
--Video
-5.Summary and Textbook Reference
--Video
-6.HW--作业
-6.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Introduction
--Video
-2.Static Behavior
--Video
-3.HW--作业
-3.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Dynamic Behavior I
--Video
-2.Dynamic Behavior II
--Video
-3.Power Dissipation
--Video
-4. Summary and Textbook Reference
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction
--Video
-2.Static CMOS Design I
--Video
-3.Static CMOS Design II
--Video
-4.HW--作业
-4.PPT
--补充材料
-Key Points Review of Last Lecture
--Video
-1.Static CMOS Design III
--Video
-2.Static CMOS Design IV
--Video
-3.Dynamic CMOS Design
--Video
-4.Summary
--Video
-5.HW--作业
-5.PPT
--补充材料
-1.Introduction I
--Video
-2.Introduction II
--Video
-3. Static Latches and Registers I
--Video
-4.Static Latches and Registers II
--Video
-5.Static Latches and Registers III
--Video
-6.HW--作业
-6.PPT
--补充材料
-1.Key Points Review
--Video
-2.Dynamic Latches and Registers I
--Video
-3.Dynamic Latches and Registers II
--Video
-4.Dynamic Latches and Registers III
--Video
-5.Pulse Register
--Video
-6.Pipelining
--Video
-7.Schmitt Trigger
--Video
-8.Summary and Textbook Reference
--Video
-9.HW--作业
-9.PPT
--补充材料
-1. Introduction
--Video
-2. Adder: Full Adder (Definition)
--Video
-3. Adder: Circuit Design
--Video
-4. Adder: Logic Design I
--Video
-5. Adder: Logic Design II
--Video
-6. Adder: Summary
--Video
-7.HW--作业
-7.PPT
--补充材料
-1. Key Points Review
--Video
-2. Multiplier
--Video
-3. Shifter
--Video
-4. Summary and Textbook Reference
--Video
-5. HW--作业
-5. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitance
--Video
-3. Resistance
--Video
-4. Electrical Wire Models
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Introduction
--Video
-2. Capacitive Parasitics
--Video
-3. Capacitive Parasitics II
--Video
-4. Resistive Parasitics
--Video
-5. Summary and Textbook Reference
--Video
-6. HW--作业
-6. PPT
--补充材料
-1. Assignment Solving
--Video
-2. The teaching assistants want to say
--Video
-1. Problem 1
--Video
-2. Problem 2
--Video
-3. Problem 3
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-4. Problem 4
--Video
-5. Problem 5
--Video
-6. Problem 6
--Video
-7. Problem 7
--Video
-1. Problem 8
--Video
-2. Problem 9
--Video
-3. Problem 10
--Video
-4. Problem 11
--Video
-5. Problem 12
--Video
-6. Problem 13
--Video
-7. Problem 14
--Video
