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接下来是我们这堂课的最后部分

动态CMOS电路设计

在静态电路设计中

我们有互补CMOS逻辑

用N个NMOS晶体管

组成下拉网络和N个PMOS晶体管

组成上拉网络

如果不考虑泄漏电流

电路没有静态功耗

在伪NMOS逻辑中

有N个晶体管

组成下拉网络

一个PMOS晶体管构成负载

这个电路有静态功耗

动态电路

依靠暂时存储

在高阻节点处的信号

来实现功能

这需要N+2个晶体管

其中N+1个NMOS晶体管

1个PMOS晶体管

在忽略漏电电流的情况下没有静态功耗

这张胶片是动态逻辑门的电路图

你可以看到

只由NMOS晶体管

组成的下拉网络

这里的NMOS晶体管

作为求值晶体管

PMOS晶体管

作为预充晶体管

这个动态逻辑门

有两个工作阶段

当时钟为0时叫做预充阶段

因此下拉网络不导通

上拉网络Mp导通

输出端被

PMOS晶体管Mp预充至VDD

这叫做预充阶段

接下来是求值阶段

当时钟为1

那么这个晶体管关断

根据输入信号和下拉网络的拓扑结构

输出端就有条件地被放电

当这个关断

这个导通

Vout就有条件地被放电

这个实际电路

实现的是AB+C取反

在预充阶段这个晶体管关断

那么Vout被预充到

电源电压VDD

在求值阶段

这个晶体管关断

这个导通

Vout通过这条或者这条通路放电

条件输出值

一旦动态门的输出被放电

那么直到下一个预充之前

都不会被重新充电

因为电荷已经被放电了

这个节点没有任何电荷

不能再被充电

门的输入在求值阶段

最多只能变化一次

这是因为

我们假设在动态电路中

输入

是另一个动态电路的输出

所以门的输入在求值阶段

只能发生一次变化

因为输出在求值阶段

只会发生一次变化

在求值阶段

输出可能处于高阻态

例如

at the same time because it
当PDN关断

同时在求值阶段

Mp也关断

因此状态被储存在电容里

在高阻态

电路对噪声十分敏感

这是一个动态门的例子

例如这是反相器

这叫做NMOS反相器

这里

有NMOS求值管

PMOS预充管

和这里的NMOS晶体管

这是

NMOS反相器

还有PMOS反相器

这是PMOS反相器

这个晶体管是预充晶体管

或者说是预放电晶体管

这是求值晶体管

这个电路也是反相器

被叫做PMOS反相器

This is an NMOS logic.
这是个NMOS电路

输出等于AB+CD取反

这是动态CMOS的基本性质

逻辑函数仅由下拉网络实现 对吧

晶体管的数量是N+2

（与静态互补CMOS的2N个晶体管相比）

你可以发现这个电路的面积

远比互补CMOS逻辑小

而且这个电路的翻转速度更快

意味着性能更好

动态电路的负载电容更小

因为

输入电容更小

同时输出负载也更小

因为我们只有一个输入

没有短路电流

所以所有由下拉网络产生的电流

都用于给电容CL放电

最后一条性质

是总功耗

一般比静态CMOS高

具有高功耗

没有电源

和地之间的直流通路

没有毛刺

然而我们有额外的时钟负载

因为预充管和求值管

都是由时钟驱动的

而且

翻转可能性更高

我稍后介绍这个性质

动态电路的静态特性

满摆幅

VOL等于GND

VOH等于VDD

无比逻辑

器件的尺寸不会影响逻辑电平

一旦输入信号超过Vtn

下拉网络就开始工作

所以我们可以假设

开关阈值VM

VIH和VIL都等于Vtn

因此噪声容限很低

我给你们看个例子

这是个4输入动态与非门

这是求值管

这是预充管

我们知道VOH等于2.5V

VOL等于0V

VM等于Vtn

那么高电平噪声容限等于2.5-Vtn

低电平噪声容限等于Vtn-VOL

就是Vtn

所以低电平噪声

容限很小

动态逻辑门的动态特性

翻转速度很快

因为tpLH等于0

在求值阶段

没有tpLH

所以tpLH等于0

tpHL与电容成正比

取决于下拉网络产生的电流

求值管

会降低电路速度

我们之后

会介绍

所以在某些情况下

我们会去掉求值管

预充速度需要考虑

强PMOS晶体管

会带来短预充时间

这是显然的

但是这会对tpHL

有不良影响（因为CL增加）

因为PMOS晶体管很强

由PMOS晶体管

提供的电容会很大

因此会对tpHL

as well as clock load.
和时钟负载有不良影响

预充电时间

是动态电路的“死区”

在预充电时间内

电路不能进行任何计算

我刚提到在某些情况下

我们可以移除Me

求值管

我稍后将会介绍这个

这是一个4输入与非门

tpHL等于这项，110ps

tpLH等于0

预充时间等于83ps

这是输入

这是输出

我们在这可以看到一些毛刺

这是上过冲

这是下过冲

这些都是

由于时钟和输入信号的信号

馈通引起的

从能量的角度看

动态电路的优点和缺点

优点是

由于晶体管更少

CL更小

而且每个扇出只用驱动一个晶体管

而不是两个晶体管

因为只有一个输入

动态逻辑门在每个时钟周期内

最多可以发生一次翻转

没有毛刺

因为如果输出电压

在预充阶段之前

从高到低翻转

输出就不能再进行一次翻转

因为输出电容上

已经没有电荷了

动态电路没有短路功耗

缺点

时钟功耗是个大问题 是吧

时钟功耗很大

当增加抗漏电器件时

短路功耗可能存在

我稍后给你们介绍

与静态逻辑相比

动态逻辑有更高的开关活动性

在静态电路中

当输出从0到1的时候

电路会消耗功率

然而在静态电路中

输出从0到1翻转的概率

等于P0乘以P1

等于P0(1-P0)

但是在动态电路中

默认输出

等于高电平对吧

如果输出为低电平

那么Vout就会发生翻转

换句话说

只要当Vout等于0就会有功耗

动态门的翻转概率

P0->1=P0

P0大于P0乘以P1

这就是为什么

动态逻辑门表现出更高的开关活动性

接下来我介绍一些

信号完整性问题

第一个是电荷泄漏

这是一个

动态NMOS反相器

储存在输出节点的这个电容上的电荷

可能通过沟道或者

反偏二极管泄漏

我们知道漏电电流的主要组成部分

是亚阈值电流

从这张图

你可以看到这是时钟

当我们把Vout

预充到电源电压

由于电荷泄漏Vout将会降低

所以动态电路

要求一个最低的时钟频率

动态电路不能太慢

对电荷泄漏的解决方案

增加一个泄漏晶体管

像这样或者这样的泄漏器

我们假设输入为0 接地

那么这个晶体管

可以补偿通过沟道

或者二极管

泄漏的电荷

这里也是

当这里为高电平

这里是低电平

所以这可以作为泄漏器来补偿泄漏的电荷

静态泄漏器

可以补偿电荷泄漏

这实际上和传输管逻辑的

电平恢复器的原理是一样的

第二个信号完整性的问题是电荷分享

在这个情况下

如果B=0

则这是输出

例如输出等于高电平

如果A从0到1变化

那么在电容CL上的电荷

会和电容A重新分配

因此Vout的电压会降低

输入的沿将导致电荷重新分配

或者向CA的分享

这导致了输出电压的降低

和对噪声更敏感

如何计算电荷分享

你可以看到初始条件是当t=0时

Vout=VDD Vx=0

这是0 这是VDD

然后输入等于0

所以A发生从0到1的变化

如果ΔVout小于Vtn

那么Vx可以达到VDD-Vtn(Vx)

Ma at this case is off.
这时Ma关断

因此由电荷守恒

CL*VDD

这是初态的电荷

CL times VDD equals CL
CL*VDD=CL*Vout

（电容上的电荷）

+Ca*（VDD-Vtn）

这是储存在

这个电容上的电荷

我们可以计算出ΔVout等于这个

如果ΔVout大于Vtn

那么Vout将等于Vx

此时Ma仍然导通

初始电荷

CL*VDD=CL

(VDD-ΔVout)+Ca

(VDD-ΔVout)

ΔVout等于这一项

如果内部节点电容

Ca除以输出电容CL

小于Vtn除以VDD-Vtn

那么第一个假设成立

否则是第二种情况

来看一个例子

在这个情况下

这是一个电荷分享的例子

3输入异或门

什么情况下

会导致最坏的电压降

假设在预充阶段

所有的输入都是低电平

所有的独立内部节点

初始值都是0V

这意味着

内部电容上没有电荷

所以如果

A,B,C分别等于0,1,1

你可以看出这个导通

这个导通

这个关断

因为C=1

C反=0 B=1

这个导通

储存在

电容CL上的电荷

会被电容Ca

和Cc分享

因此我们可以计算出

ΔVout等于这个

因为Ca+Cc除以CL

大于Vtn除以VDD-Vtn

是第二种情况

所以我们根据第二种情况计算ΔVout

得出结果是0.94V

下一级反相器的开关阈值

例如这个节点

连着一个反相器

电压应当低于2.5-094=1.56V

否则功能就不正确了

解决电荷分享的方法

是我们可以在这里增加一个PMOS晶体管

我们可以通过一个时钟驱动的晶体管

来给内部节点预充

代价是增大面积和功耗

接下来这个被叫做背栅耦合效应

这是什么意思呢

当Vout1等于高电平

如果这个是高电平

这个是低电平

这个晶体管关断

如果输入从0到1变化

那么

这个晶体管会导通

如果这个导通

因为你可以看到

这里的Vout会降低

这是因为

这个晶体管导通

这个晶体管导通

对吧

所以这里的电压会下降

由于背栅耦合效应

Vout也会降低

如果Vout降低

Vout可能会使

这个PMOS晶体管导通

那么Vout

反不能降低到GND

这叫做背栅耦合问题

节点放电通过

耦合影响动态节点Out1

我们应当注意信号完整性问题

你可以发现

Out2没有放电至GND

因为Vout1降低

那么这里的晶体管

可能导通

这就是问题

第四个信号完整性

问题是信号馈通或者时钟馈通

我们之前提到过

这是个与门

这里有一个时钟信号

在时钟和输出之间有电容

你可以看到

时钟迅速上升耦合到了Out

在预充器件输出

和时钟输入之间的耦合

the gate to drain capacitance.
是由于栅漏电容引起的

所以Out的电压可以上升到比VDD还大的值

我给你们看一个例子

叫做上过冲

这叫下过冲

因为时钟馈通

这里的电压大于电源电压

So problems.
问题来了

如果我们想要级联动态NMOS逻辑门

会发生什么

如果我们有两个NMOS逻辑门

这是第一个

这是第二个

如果我们把它们直接相连

会发生什么

你可以看到在这个情况下

默认Vout1=1

输入是0

如果输入发生变化

那么

Vout1会下降

Vout1的终值应该是0

如果这是0

那么Vout2应该保持高电平

电源电压

然而

因为Vout1放电到0需要时间

所以Vout2会相应地下降

如果Vout2下降

那么直到下一次预充

它都不会得到补偿

从In到Out1的有限传播

延时导致了

Out2的部分放电

导致了噪声容限的问题

和电路的故障

我们必须保证

在求值阶段

输入

只能发生一次

从0到1的翻转

这导致输出电压的降低

和更高的噪声敏感性

在变化过程中

我们假设输入

只能从0到1变化或者保持不变

1到0的变化是不允许的

静态反相器

保证所有

动态逻辑的输入都是0

这里这个晶体管可以用来驱动泄漏器

如果我们

连接两个动态NMOS逻辑电路

我们可以得到这样的电路

这是

第一级

第二级

第三级

第四级

在求值阶段

我们先考虑这个

然后

这个求值

然后

这个和这个求值

这个效应

会在每级之间传递

一个接一个

就像多米诺骨牌

这被叫做多米诺逻辑

就像多米诺骨牌倒下

我们

再看一次

这一级

然后是这一级

依次放电

在整个逻辑门链中

依次传递

就像多米诺骨牌倒下

所有的

多米诺门的输入

都是其他多米诺门的输出

多米诺逻辑的性质

只能实现非反相逻辑

速度很快

静态反相器可以是非对称的

因为只有L-H翻转

我们可以用非对称反相器

来实现一个动态反相器

输入电容降低-

即更小的逻辑努力

还记得

我提过这个电路的

求值晶体管

可以移除而不影响功能吗

如果我们去掉求值晶体管

就可以降低时钟负载电容

可以降低下拉电流

但是会增加预充时间

这是什么意思呢

你可以看到

如果我们给第一级预充

那么这个晶体管会关断

那么我们就可以给第二级预充

然后是第三级和第四级

这会增加预充时间

除了第一级电路之外的

求值管都被去掉了

因为下拉网络总是关断的

我们可以保证

下拉网络总是关断的

缺点

更长的预充时间

因为预充现在需要沿关键路径传播

在预充传播的过程中

有从VDD到GND的短路功耗

一个解决方法是延迟每一级的时钟

我们可以延迟预充的时钟

这里我们有长度为2的延时

这里是长度为3的延时

在链路中的第一级门电路需要一个足管

如果时钟有延迟

之后的各级

都没有求值晶体管

我们有另一种方法取代多米诺逻辑

NP逻辑

在N逻辑中

下拉网络的输入只能从0到1

反过来

在P逻辑中上拉网络的输入只允许从1到0的变化

所以N逻辑

和P逻辑

可以直接连接

不需要额外的反相器

然而这个电路对噪声非常敏感

对多米诺逻辑

我们可以这样

这是N逻辑

这是P逻辑

这里我们需要

加入一个额外的反相器

这样就能与另一个N逻辑相连

而这个可以与另一个P逻辑相连

由于高阻的性质

动态电路的设计

是非常技巧性的

而且在电路层面需要特别关注

虽然动态电路很有用

因为如果你需要很好的性能

你可以自己设计动态电路

这叫做全定制设计

但这是很需要技巧的

这难以通过基于标准

CMOS单元布局布线综合的设计流程

进行自动化设计

动态电路的

功耗通常很高

这是个问题

事实上

标准CMOS是最简单的

我的意思是

CMOS电路容易控制

事实上电路设计

有一个“KISS”基本原则

“KISS”指的是“keep it simple and stupid”

这就是我们想要的

没有什么和标准CMOS一样简单

请记住KISS准则

保持简单

动态逻辑的主要优点就是

可以实现很高的速度

这很重要