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在CMOS门电路当中
在输出工艺当中
还有一些其它的电路
我们一起来看一下
如果ABCD“与非”之后
它们的结果
我进行这样一个“线与”得到输出
我问你Y和ABCD之间
它的逻辑关系是什么
如果光从电平值上来分析的话
我们马上能够意识到
AB“与非”的输出
和CD“与非”的输出
只要有一个是低电平
其实从电平上来讲
Y好像就应该是低电平
那我们这样的连接允许吗
我们把这个电路再打开看一下
因为我们知道AB的“与非”
和CD的“与非”
如果加了缓冲级的输出的话
它们最后的输出
其实都是一个反相器
那我们把这两个反相器打开
这两个反相器打开之后
相当于是这样的一个结构
那现在我假定
上边的这个AB“与非”之后
输出了一个高电平
下边的CD“与非”之后
输出了一个低电平
那本来说来
如果我这两个相连的话
是不是就应该输出低电平
但是在我连起来这一刻
大家就会发现出问题了
因为这两个“与非”门的
分别的上拉
和下拉部分的输出结构
给你的电源和地
提供了一个短路的通路
那就是说这会烧东西的
那对于我们来讲这样的连接
从直接的电路的角度来分析
好像可以
它确实实现了一个“线与”
还省了一个与门
但是从电器特性上来讲
这是不允许的 是非法的
那么大家一定要注意
所有的逻辑门电路
它的输出不能直接相连
除非有结构上的改变
就是刚才我说的
如果是像我们前面讲的
普通的输出结构
或者说典型的一种输出结构
它是不能相连的
因为相连之后就会出现
在这张图上
给大家表示出来的这种情况
电源和地出现短路
那好 如果我们又想“线与”
又想直接的把这个输出接在一起
又想“线与”
又想不犯这样的错怎么办呢
那么CMOS门电路当中
有一种输出结构
为我们提供了可能
那就是OD门
那什么是OD门呢
其实它的想法很简单
它的想法就是说
你现在不是上下
这样提供了电源和地之间的
一个短路的通路吗
那我现在只要把上边部分去掉
如果上边部分去掉
没有了一个
电源和地之间的一个通路
那我与在一起
想要输出低电平的时候
不就可以了吗
那我们下边就来看一下这个结构
它的改变就是这样
它的改变是把原有的门电路的
输出的上拉部分的那个管子去掉
而这个OD门指的是什么
当上拉的管子被去掉之后
我们就会发现
下拉的这个管子的漏级
其实是开路的
所以是漏级开路的门电路
那么漏级开路的门电路
对于我们输出结构上来讲
它其实已经没有了上拉的部分
那么这么说来
其实漏级开路的门电路
也存在一个问题
我可以下拉出一个低电平
但是实际我是没有能力
输出高电平的
那当我要用这样的器件的时候
我必须自己去接一个
上拉的电阻和电源
那有的同学会说
这不是很麻烦吗
这是电路在改进过程当中
出现的一个规律
当你想要达到
某一个性能的时候
你可能会带来其它的问题
那么但是这个带来
看似是一个其它的问题
也给你提供了机会
比方说如果我上拉的这个电源
需要的值并不是
我前边门电路工作的工作电源
比方说5V
我需要去匹配后端的
其它逻辑电平
或者其它电平值
那这个时候VDD
就给了我一个选择的可能性
虽然说麻烦了一些
我必须自己去接 去选
但是也提供了这样的可能性
那对于我们来讲
这样的OD门
我们给出的符号是这样
就是在原有的逻辑运算的基础上
加上一个（菱形）
加一条横线的这个表达
这个表达的意思是说
它是一个OD门
那么请你务必在使用的时候
要外接上拉电阻和电源
而且这样的一个门电路
是可以实现“线与”的
如果都用OD门这一级
那么它的下一级的输出
是可以实现“线与”的
当我们在了解了
OD门的基本结构和它的由来
也知道了它的基本使用方法
那么这个时候我们发现
OD门如果想正常使用的话
你一定要上拉电阻外接电源
外接电源的选取
是根据你的需要
你下一级需要什么电平
你就可以自由的选取什么电平
但是上拉电阻需要我们来选
如何确定这个上拉电阻的值
很关键
那好 从OD门来讲
它可以将输出并联使用
也就是说我们说的“线与”
那我们来看一下“线与”的符号
如果出现OD门的时候
要实现“线与”的时候
请你务必在“线与”的这个地方
打一个点
然后画上一个与运算符号
而这个符号之前
一定出现的是OD门
菱形-的这个结构
输出结构一定是这样的门
它们才能实现“线与”
再强调一遍如果是其它的
像前边说的普通的逻辑门电路
它的输出是不能够直接“线与”的
好 我们回来
在可以完成“线与”
做电平转换的时候
使用的时候外接上拉电阻和电源
那这个外接的上拉电阻
需要我们来确定
其实这个电阻的选取
特别的类似于
我们曾经在讲
输出理想的高低电平时候的
那个原理性电路
大家还记得那个原理性电路吗
就是有一个上拉电阻
下边有一个理想的开关
然后从上拉电阻
和理想开关之间
接一条线出来
说输出低电平的时候
是开关闭合
输出高电平的时候开关打开
通过电阻上拉过去
这个结构是类似的
那这时候我们就能够想起来
当时我们在选
这个电阻时候的疑惑
就是我们有的时候
希望这个电阻大一点
有的时候希望这个电阻小一点
最后我们不得不选一个
不大不小的
而这个不大不小的两边的界限
如何来确定呢
那我们下边就看
如果你外接了上拉的电源
上拉了这样的一个电阻
再完全这样的接线后
你应该要注意的事情
仍然是逻辑电平
在你电路当中的顺畅表达
什么意思
对于我们来讲
当你前端输出高电平的时候
你一定要满足后端
它能够认识这个高电平
当你前端输出低电平的时候
你的后端也应该要认识
这个低电平
而且在这样的使用过程当中
应该确保这个电路不受损毁
那好 我们分别把这个
输出高低电平的
两张图画出来放在这
那你马上就可以分析出来说
当我输出高电平的时候
其实RL就变成了说
是前级的电压源的内阻
那我们就想
对于一个电压源来讲
如果它是一个理想的电压源
你知道 那你希望内阻为0
那换句话讲
说这个电阻不能太大
因为如果这个电阻太大
会使得你后端负载
和你本身的电压源的漏电流
在这个电阻上
形成的压降过大
从而把你外接电源
减去这个压降之后
输出的高电平拉低了
拉低了什么后果
拉低了也就是说
你前端本来要求输出的是高电平
但是由于这个内阻的存在
使得你输出的高电平不那么高
不能满足后端
那通过这样的分析
我们是不是就可以
得到一个结论说
我如果在高电平的时候
去分析这个电路
计算出来的这个RL
实际上是这个电阻的上限值
也就是说我不能太大
如果大过这个值
我就没有办法输出理想的高电平
好 那我们把这样的一个分析
通过运算式得以表达
输出的高电平是什么呢
输出的高电平
是你外接选择的VDD的电源
减去一个在RL上的压降
而RL上的压降从何而来
无外乎一个是
我前端的OD门的漏电流
还有一个就是我后端驱动
所取的电流
那我前端OD门的
输出高电平的时候
其实我们知道
如果前端全是OD门
那我所有的下拉部分的管子
都是（截止）的
那下拉部分的管子
都是截止的
那其实这个时候的IOH是很小的
因为这个时候
过来的电流全是漏电流
那再往这边看
如果说我现在输出的是高电平
这个高电平
会给后端的门给驱动电流
而这个电流
是不是也会从VDD经过RL来
那我们把这个式子表达出来
是不是就成了VDD减去一个
在前端输出的漏电流
和后端驱动
需要的驱动电流
它们一起在RL上的压降
如果VDD减去这个压降之后
还能够满足我后端
和前端对输出高电平的这个要求
那这个电阻值就可以了
那我们把这个式子整理一下
是不是就算出来说
我的上限值你不能大过这个值
好 再来分析这个电阻
那既然不能大过这个值
那换句话讲不能太大
那我就往小了取
那我可不可以把它取到0呢
取到0会有什么后果
取到0后果很严重
就是我们前面讲的
它直接是不是把你的VDD
通过你这个RL0电阻
如果前端的某一个OD门
给了低电平 什么后果
VDD通过你的下拉管直接接地了
电源会出问题
你的管子能够承受的电流
也会出问题
那这个电路会被损毁
所以说是我不能太大
但是我也不能太小
不能太小算出来的就是下限值
而这个下限值
现在要起的作用
是限流电阻的作用
是一个保护作用
那我们看 是不是这么说
说当我输出低电平的时候
如果这一端输出低电平的时候
我清楚的知道
我所有流过RL的电流
都会一起灌到前端的
OD门某一个闭合的
下拉的管子里
那除了这份之外
前端的驱动电流
也会灌到这个管子里
那如果说前端在“线与”的时候
有多个下拉为0
那没问题
因为我们相互承担
但是我要计算的时候
要算最糟糕的情况
什么是最糟糕的情况
就是当我在前端
输出低电平的时候
只有一个管子导通
那么只有一个管子导通的时候
你这个电阻的选取
还要起到一个保护的作用
还要起到限流电阻的作用
所以说这个下限值
是通过计算一个管子
能够允许流过的最大电流
来限定的
那这个值是多少呢
那我们把这个式子稍做整理
VDD减去VOL 除以RL
这是通过电源和限流电阻
流过来产生的电流
还有一部分电流是后级驱动
一起大家叠加过来的电流
它们都要经过这个管子
下拉过去
那这个时候我们稍做整理
是不是就是说
你算出来的这个电阻值
就是你的下限值
那好
刚才我们通过
输出高低电平的时候
分别确定了上限值和下限值
那你如何来选这个上拉电阻呢
我们说你一定要离着上拉和下拉
都远远的
因为我们在实验室当中
清楚的知道
在实验室当中
电阻的取值是标称值的
它并不是像你想的
你算出来一个值是多少
实验室里就有
那我们在选取的时候
也没有必要冒这个险
你没有必要说
我靠近两个限
而是在中间选一个合适的值
标称值又有的就可以了
那在这我也提醒一下大家
OD门不是独立存在的
它一定是我前端
要实现了某一个逻辑运算之后
仅仅是对输出结构稍加改动
输出结构的改动
表示成菱形加-
但是这个菱形加-
一定要画在
某一个逻辑运算符号之上
而不独立存在
-0.1 数字量和模拟量
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-0.2 电子技术的发展历程
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-0.3 课程的基本任务
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-1.1 信息与编码
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-1.2 二进制的补码
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-1.3 二进制补码运算的符号位
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-1.4 二进制的编码
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-1.5 用电压来表达信息
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-1.6 电压信号的离散化
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-2.1 逻辑代数概述
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-2.2 逻辑代数的三种基本运算
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-第一周--第一周作业
-2.3 几种常用的复合逻辑运算
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-2.4 逻辑代数的基本公式和常用公式
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-2.5 逻辑代数的基本定理
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-2.6 逻辑函数及其表示方法
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-2.7 逻辑函数形式的变换
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-2.8 逻辑函数的化简
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-2.9 逻辑函数的最小项之和
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-2.10 逻辑函数的最大项之积
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-2.11 最小项和最大项的关系
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-2.12 逻辑函数的卡诺图
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-2.13 卡诺图化简法
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-2.14 具有无关项的逻辑函数及其化简
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-2.15 逻辑函数的机器化化简法
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-第二周--第二周作业
-3.0 门电路概述
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-3.1-1 半导体二极管的开关特性
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-3.1-2 二极管与门
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-3.1-3 二极管或门
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-3.1-4 二极管门电路的缺点
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-3.2-1 MOS管的基本构造和工作原理
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-3.2-2 MOS管的开关特性
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-3.2-3 MOS管的工作特性曲线
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-3.3-1 CMOS反相器的电路结构和工作原理
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-3.3-2 CMOS反相器的电压电流传输特性
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-3.3-3 CMOS反相器的静态输入输出特性
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-3.3-4 CMOS反相器的动态特性
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-3.3-5 CMOS反相器的总功耗
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-第三周--第三周作业
-3.4-1 其他逻辑功能的CMOS门电路
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-3.4-2 带缓冲级的CMOS门电路
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-3.4-3 漏极开路的门电路
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-3.4-4 CMOS传输门和三态门
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-3.5-1-1 双极型三极管的输入输出特性
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-3.5-1-2 双极型三极管的基本开关电路
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-3.5-1-3 双极型三极管的开关等效电路、三极管反相器
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-第四周--第四周作业
-3.5-2-1 TTL反相器的电路结构
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-3.5-2-2 TTL反相器的工作原理
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-3.5-2-3 TTL反相器中的几个 问题和输入噪声容限
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-3.5-3-1 TTL反相器的输入输出特性
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-3.5-3-2 TTL反相器的输入端负载特性
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-3.5-3-3 TTL反相器的扇出系数
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-3.5-4-1 TTL反相器的传输延迟时间
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-3.5-4-2 TTL反相器的交流噪声容限
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-3.5-4-3 电源的动态尖峰电流
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-3.5-5-1 其他逻辑功能的TTL门电路
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-3.5-5-2 集电极开路输出的门电路
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-3.5-5-3 三态输出门
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-实验一：与非门电压传输特性曲线的观测
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-实验二：与非门传输延迟时间的测量
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-第五周--第五周作业
-4.1 组合逻辑电路的特点
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-4.2-1 组合逻辑电路的分析方法
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-4.2-2 组合逻辑电路的设计方法
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-4.3-1-1 若干常用组合逻辑电路：普通编码器
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-4.3-1-2-1 优先编码器
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-4.3-1-2-2 优先编码器的扩展
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-4.3-1-3 二-十进制优先编码器
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-4.3-2-1 译码器
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-4.3-2-2 二进制译码器的扩展
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-4.3-2-3-1 显示译码器
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-4.3-2-3-2 显示译码器附加控制端的作用
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-4.3-2-4 用译码器设计组合逻辑电路
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-4.3-3-1 数据选择器
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-4.3-3-2 用数据选择器设计组合电路
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-4.3-4-1 加法器
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-4.3-4-2 多位加法器
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-4.3-4-3 用加法器设计组合电路
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-4.3-5 数值比较器
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-4.4-1_4.4-2 组合逻辑电路中的竞争-冒险现象
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-4.4-3 消除竞争-冒险现象的方法
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-第六周--第六周作业
-4.5 可编程器件及EDA1
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-5.0 触发器的由来
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-5.1 门电路与触发器的关系
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-5.2 基本RS锁存器
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-5.3-1 电平触发的SR触发器
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-5.3-2 电平触发的D触发器1
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-5.3-3 电平触发的D触发器2
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-5.4-1-1 脉冲触发的触发器--主从D触发器
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-5.4-1-2 脉冲触发的触发器--主从SR触发器
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-5.4-1-3 脉冲触发的触发器--主从JK触发器
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-5.4-2 脉冲触发方式的动作特点
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-5.5 边沿触发的触发器
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-5.6-1 触发器的逻辑功能及其描述方法--SR触发器
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-5.6-2触发器的逻辑功能及其描述方法--JK触发器、T触发器、D触发器
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-第七周--第七周作业
-5.7-1 触发器的动态特性1
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-5.7-2 触发器的动态特性2
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-5.7-3 触发器的动态特性3
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-6.1-1 时序逻辑电路概述
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-6.1-2 时序电路的一般结构形式与功能描述方法
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-6.1.3 时序电路的分类
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-6.2.1-1 同步时序电路的分析方法1
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-6.2.1-2 同步时序电路的分析方法2
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-6.2.3 异步时序电路的分析方法
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-6.3.1-1 寄存器
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-6.3.1-2 移位寄存器1
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-6.3.1-3 移位寄存器2
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-6.3.1-4 移位寄存器扩展应用
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-6.3.2-1-1-1 计数器概述、同步二进制加法计数器
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-6.3.2-1-1-2 同步二进制减法计数器
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-6.3.2-1-1-3 同步加减计数器
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-6.3.2-1-2-1 同步十进制加法计数器
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-6.3.2-1-2-2 同步十进制减法计数器、十进制可逆计数器
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-6.3.2-2 异步计数器
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-第八周--第八周作业
-6.3.2-3-1-1 任意进制计数器的构成方法
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-6.3.2-3-1-2 任意进制计数器的构成方法--举例(N>M)
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-6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M)
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-6.3.2-4 计数器应用举例
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-6.4.1-1 时序逻辑电路的设计方法
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-6.4.1-2 时序逻辑电路的设计方法--举例
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-6.4.2 时序逻辑电路的动态特性分析
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-7.0 半导体存储器绪论
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-7.1 半导体存储器概述和分类
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-7.2-1 ROM的结构和工作原理
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-7.2-2 可编程ROM1
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-7.2-3 可编程ROM2
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-7.3 RAM的结构和工作原理
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-7.4-1 存储器容量的扩展-位扩展
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-7.4-2 存储器容量的扩展-字扩展
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-7.5 用存储器实现组合逻辑电路
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-第九周--第九周作业
-8.1 可编程逻辑器件概述
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-8.2-8.3-8.4 可编程逻辑器件-FPLA/PAL/GAL
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-8.5-8.6-8.7 可编程逻辑器件-EPLD/CPLD/FPGA
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-8.8-8.9 可编程逻辑器件-ISPGDS、PLD的使用
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-10.1-1 脉冲波形的产生和整形概述
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-10.1-2-10.2.1 门电路组成的施密特触发器
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-10.2.2 集成施密特触发器
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-10.2.3 施密特触发器的主要特点和应用
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-10.3.1-1-1 积分型单稳态触发器--结构和工作原理
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-10.3.1-1-2 积分型单稳态触发器--性能参数计算
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-10.3.1-2-1 微分型单稳态触发器--结构和工作原理
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-10.3.1-2-2 微分型单稳态触发器--性能参数计算
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-10.3.2 集成单稳态触发器
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-10.4.1 用施密特触发器构成的多谐振荡器
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-10.4.2 对称式多谐振荡器
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-10.4.3 非对称式多谐振荡器
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-第十周--第十周作业
-10.4.4 环形振荡器
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-10.4.5 石英晶体多谐振荡器
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-10.5 脉冲电路的分析方法
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-10.6.1 555定时器电路的结构与功能
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-10.6.2 用555定时器接成施密特触发器
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-10.6.3 用556定时器接成单稳态触发器
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-10.6.4 用557定时器接成多谐振荡器
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-11.1 数模和模数转换概述
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-11.2.1 权电阻网络D/A转换器
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-11.2.2 倒T型电阻网络D/A转换器
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-11.2.3 具有双极性输出的电阻网络D/A转换器
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-11.2.4 D/A转换器的转换精度和速度
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-11.3.1 A/D转换的基本原理
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-11.3.2 采样保持电路
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-11.3.3 并联比较型A/D转换器
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-11.3.4-1 反馈比较型A/D转换器--计数型
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-11.3.4-2 反馈比较型A/D转换器--逐次渐进型
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-11.3.5 双积分型和V-F型A/D转换器
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-第十一周--第十一周作业
-I-概述、电路设计及功能仿真
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-II-指定芯片及时序仿真
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-III-选外设（自动化）、锁定引脚并生成下载文件
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-IV-电路扩展设计
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-V-用Verilog描述状态机电路
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