当前课程知识点：数字电子技术基础 > 第九周 > 7.4-2 存储器容量的扩展-字扩展 > Video
那还有一种需要呢
是字扩展
字扩展是指在使用过程当中
我的字数不够
也是容量的不够
那是字数不够
我应该怎么办
简单来说可以假设是
每片的存储的位数都够用了
但字数不够用
举例我现在需要最后构成的
是1024×8的这么一个存储系统
但是我手边有的呢
是256×8
那256×8对于1024×8来说
它的位数是够的
它需要多少片呢
从容量单纯判断来讲
它需要的是1024除以256
那就是需要4片
那说我面临的问题
是要把4片256×8
如何通过外部的扩展连接
把它变成1024×8
那我 如果我们把这两个
手里有的和我最后构成的
这个系统进行对比的话
其中有一个最核心的变化
就是我的地址线
要从过去的8位变成现在的10位
那我如何去管理
我这些地址线
就成了我扩展的一个核心
那首先对于我们来讲
在扩展的时候
你要做的一件事情
就是地址分配
因为每一个256×8的器件
都为你提供了256个地址
而你需要构成的1024的
这么一个系统是有1024个地址
那我需要把这个地址
进行分片的分区
我们说每一个芯片
它能够提供256个地址
也就是有8位地址
它自己就能搞定
但是这8位地址
到底是在1024当中的哪一段呢
应该由我高位的两位来区分
所以我用A9 A8两位代码
来区分这四片
那么我用A9 A8分别译成什么呢
这四片的地址选通端
如果译成这四个地址选通端的话
那就决定了是
到底我这256处在了
1024当中的哪一段
我们看 我把A9 A8通过译码
变成四个芯片的地址选通端
当A9 A8为00的时候
第一个芯片被选通
而后边的芯片都不工作
那第一个芯片的256个地址
就是从00一直到255
那第二个芯片呢
它的地址分配
就成了01的基础上
后边还是256
那这个范围就成了256到511
以此类推你可以知道
通过这样的一个译码方式
对1024个地址
进行了四片分区
经过这样的分区
它们能够各自管理
1024当中的256个地址
我们把这样的一个分区
用我们的电路予以实现的话
它的外部扩展的核心
就是这个2-4线的译码器
有了这个2-4线的译码器
我们看到通过A9 A8
我们进行了一个地址的分配
地址分配完毕之后
每一次工作的时候
都相当于是
只有这四片当中的一片在工作
这是地址译码的一种形式
那我们下边问一个问题
这种地址分配是不是唯一的形式
我们看这个连线图
在这个连线图当中
一旦扩展完毕之后
整个的地址对外就是A9到A0
那么现在呢
我是把A9 A8放在了
2线-4线译码器上
如果我任选
十个地址线当中的两条
放在这个2线-4线译码器上
我们说没有问题
但是呢 这个时候的地址分配
会发生变化
我们来举个例子
如果这个时候我把A1 A0
放在了2-4线的译码器上
那这时候我的地址分配
是不是就变成了这样
所有最低位为00的
那256个地址对应的字
会存在我的第一片芯片当中
所有最低位为01的
那256个字所对应的存储单元
它会存在我的第二个芯片当中
以此类推
通过这样的地址分配
我仍然实现了
我地址的唯一对应性
所以这样的分配也没有问题
那么这样的地址分配
和前面的地址分配的区别
在于在分配的时候
我把不同的地址变量
放在了我扩展的
2线-4线译码器上
就决定了我所存储的数据
在我的四片芯片当中
它所存放的顺序不同
但是它并不影响我的访问
所以我们说字扩展
它的方式不唯一
你可以有不同的地址分区方式
从而有不同的接线方式
但是有一条是不变的
那就是一定要对外来讲
你扩展成了你的容量
能够满足你要求的这么一个规模
这是第一个
第二个在你扩展完毕之后
每一个地址在你的扩展后的
存储系统当中
仍然对应的是唯一的一个字
没有重叠
这是我们讲的字扩展
大家如果说我有一些存储器件了
有一些存储芯片
它的字也不够 位也不够
那你可以
把字扩展和位扩展混合起来
这个没有什么问题
你可以先进行位扩展
再进行字扩展
也可以先进行字扩展
再进行位扩展
所以这两个扩展
相互之间并不矛盾
它们可以混合使用
-0.1 数字量和模拟量
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-0.2 电子技术的发展历程
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-0.3 课程的基本任务
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-1.1 信息与编码
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-1.2 二进制的补码
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-1.3 二进制补码运算的符号位
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-1.4 二进制的编码
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-1.5 用电压来表达信息
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-1.6 电压信号的离散化
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-2.1 逻辑代数概述
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-2.2 逻辑代数的三种基本运算
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-第一周--第一周作业
-2.3 几种常用的复合逻辑运算
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-2.4 逻辑代数的基本公式和常用公式
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-2.5 逻辑代数的基本定理
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-2.6 逻辑函数及其表示方法
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-2.7 逻辑函数形式的变换
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-2.8 逻辑函数的化简
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-2.9 逻辑函数的最小项之和
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-2.10 逻辑函数的最大项之积
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-2.11 最小项和最大项的关系
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-2.12 逻辑函数的卡诺图
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-2.13 卡诺图化简法
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-2.14 具有无关项的逻辑函数及其化简
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-2.15 逻辑函数的机器化化简法
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-第二周--第二周作业
-3.0 门电路概述
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-3.1-1 半导体二极管的开关特性
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-3.1-2 二极管与门
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-3.1-3 二极管或门
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-3.1-4 二极管门电路的缺点
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-3.2-1 MOS管的基本构造和工作原理
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-3.2-2 MOS管的开关特性
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-3.2-3 MOS管的工作特性曲线
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-3.3-1 CMOS反相器的电路结构和工作原理
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-3.3-2 CMOS反相器的电压电流传输特性
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-3.3-3 CMOS反相器的静态输入输出特性
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-3.3-4 CMOS反相器的动态特性
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-3.3-5 CMOS反相器的总功耗
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-第三周--第三周作业
-3.4-1 其他逻辑功能的CMOS门电路
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-3.4-2 带缓冲级的CMOS门电路
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-3.4-3 漏极开路的门电路
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-3.4-4 CMOS传输门和三态门
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-3.5-1-1 双极型三极管的输入输出特性
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-3.5-1-2 双极型三极管的基本开关电路
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-3.5-1-3 双极型三极管的开关等效电路、三极管反相器
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-第四周--第四周作业
-3.5-2-1 TTL反相器的电路结构
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-3.5-2-2 TTL反相器的工作原理
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-3.5-2-3 TTL反相器中的几个 问题和输入噪声容限
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-3.5-3-1 TTL反相器的输入输出特性
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-3.5-3-2 TTL反相器的输入端负载特性
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-3.5-3-3 TTL反相器的扇出系数
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-3.5-4-1 TTL反相器的传输延迟时间
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-3.5-4-2 TTL反相器的交流噪声容限
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-3.5-4-3 电源的动态尖峰电流
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-3.5-5-1 其他逻辑功能的TTL门电路
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-3.5-5-2 集电极开路输出的门电路
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-3.5-5-3 三态输出门
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-实验一：与非门电压传输特性曲线的观测
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-实验二：与非门传输延迟时间的测量
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-第五周--第五周作业
-4.1 组合逻辑电路的特点
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-4.2-1 组合逻辑电路的分析方法
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-4.2-2 组合逻辑电路的设计方法
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-4.3-1-1 若干常用组合逻辑电路：普通编码器
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-4.3-1-2-1 优先编码器
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-4.3-1-2-2 优先编码器的扩展
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-4.3-1-3 二-十进制优先编码器
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-4.3-2-1 译码器
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-4.3-2-2 二进制译码器的扩展
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-4.3-2-3-1 显示译码器
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-4.3-2-3-2 显示译码器附加控制端的作用
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-4.3-2-4 用译码器设计组合逻辑电路
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-4.3-3-1 数据选择器
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-4.3-3-2 用数据选择器设计组合电路
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-4.3-4-1 加法器
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-4.3-4-2 多位加法器
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-4.3-4-3 用加法器设计组合电路
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-4.3-5 数值比较器
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-4.4-1_4.4-2 组合逻辑电路中的竞争-冒险现象
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-4.4-3 消除竞争-冒险现象的方法
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-第六周--第六周作业
-4.5 可编程器件及EDA1
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-5.0 触发器的由来
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-5.1 门电路与触发器的关系
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-5.2 基本RS锁存器
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-5.3-1 电平触发的SR触发器
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-5.3-2 电平触发的D触发器1
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-5.3-3 电平触发的D触发器2
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-5.4-1-1 脉冲触发的触发器--主从D触发器
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-5.4-1-2 脉冲触发的触发器--主从SR触发器
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-5.4-1-3 脉冲触发的触发器--主从JK触发器
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-5.4-2 脉冲触发方式的动作特点
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-5.5 边沿触发的触发器
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-5.6-1 触发器的逻辑功能及其描述方法--SR触发器
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-5.6-2触发器的逻辑功能及其描述方法--JK触发器、T触发器、D触发器
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-第七周--第七周作业
-5.7-1 触发器的动态特性1
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-5.7-2 触发器的动态特性2
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-5.7-3 触发器的动态特性3
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-6.1-1 时序逻辑电路概述
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-6.1-2 时序电路的一般结构形式与功能描述方法
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-6.1.3 时序电路的分类
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-6.2.1-1 同步时序电路的分析方法1
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-6.2.1-2 同步时序电路的分析方法2
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-6.2.3 异步时序电路的分析方法
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-6.3.1-1 寄存器
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-6.3.1-2 移位寄存器1
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-6.3.1-3 移位寄存器2
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-6.3.1-4 移位寄存器扩展应用
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-6.3.2-1-1-1 计数器概述、同步二进制加法计数器
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-6.3.2-1-1-2 同步二进制减法计数器
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-6.3.2-1-1-3 同步加减计数器
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-6.3.2-1-2-1 同步十进制加法计数器
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-6.3.2-1-2-2 同步十进制减法计数器、十进制可逆计数器
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-6.3.2-2 异步计数器
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-第八周--第八周作业
-6.3.2-3-1-1 任意进制计数器的构成方法
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-6.3.2-3-1-2 任意进制计数器的构成方法--举例(N>M)
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-6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M)
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-6.3.2-4 计数器应用举例
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-6.4.1-1 时序逻辑电路的设计方法
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-6.4.1-2 时序逻辑电路的设计方法--举例
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-6.4.2 时序逻辑电路的动态特性分析
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-7.0 半导体存储器绪论
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-7.1 半导体存储器概述和分类
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-7.2-1 ROM的结构和工作原理
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-7.2-2 可编程ROM1
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-7.2-3 可编程ROM2
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-7.3 RAM的结构和工作原理
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-7.4-1 存储器容量的扩展-位扩展
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-7.4-2 存储器容量的扩展-字扩展
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-7.5 用存储器实现组合逻辑电路
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-第九周--第九周作业
-8.1 可编程逻辑器件概述
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-8.2-8.3-8.4 可编程逻辑器件-FPLA/PAL/GAL
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-8.5-8.6-8.7 可编程逻辑器件-EPLD/CPLD/FPGA
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-8.8-8.9 可编程逻辑器件-ISPGDS、PLD的使用
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-10.1-1 脉冲波形的产生和整形概述
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-10.1-2-10.2.1 门电路组成的施密特触发器
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-10.2.2 集成施密特触发器
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-10.2.3 施密特触发器的主要特点和应用
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-10.3.1-1-1 积分型单稳态触发器--结构和工作原理
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-10.3.1-1-2 积分型单稳态触发器--性能参数计算
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-10.3.1-2-1 微分型单稳态触发器--结构和工作原理
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-10.3.1-2-2 微分型单稳态触发器--性能参数计算
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-10.3.2 集成单稳态触发器
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-10.4.1 用施密特触发器构成的多谐振荡器
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-10.4.2 对称式多谐振荡器
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-10.4.3 非对称式多谐振荡器
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-第十周--第十周作业
-10.4.4 环形振荡器
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-10.4.5 石英晶体多谐振荡器
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-10.5 脉冲电路的分析方法
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-10.6.1 555定时器电路的结构与功能
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-10.6.2 用555定时器接成施密特触发器
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-10.6.3 用556定时器接成单稳态触发器
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-10.6.4 用557定时器接成多谐振荡器
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-11.1 数模和模数转换概述
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-11.2.1 权电阻网络D/A转换器
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-11.2.2 倒T型电阻网络D/A转换器
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-11.2.3 具有双极性输出的电阻网络D/A转换器
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-11.2.4 D/A转换器的转换精度和速度
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-11.3.1 A/D转换的基本原理
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-11.3.2 采样保持电路
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-11.3.3 并联比较型A/D转换器
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-11.3.4-1 反馈比较型A/D转换器--计数型
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-11.3.4-2 反馈比较型A/D转换器--逐次渐进型
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-11.3.5 双积分型和V-F型A/D转换器
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-第十一周--第十一周作业
-I-概述、电路设计及功能仿真
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-II-指定芯片及时序仿真
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-III-选外设（自动化）、锁定引脚并生成下载文件
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-IV-电路扩展设计
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-V-用Verilog描述状态机电路
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