当前课程知识点：数字电子技术基础 > 第七周 > 5.3-1 电平触发的SR触发器 > Video
我们学习了基本的SR锁存器
基本的SR锁存器如图所示
我们看到基本SR锁存器的
两个输入
可以直接控制Q和Q'
那么从数据写入来讲
这是一个方便之处
那就是说我写0写1随时都可以
但是如果我写0写1的信号
出现了瞬态
比方说它的来源前端
是一个组合电路运算的输出
而一个组合电路运算输出
我们说它除了稳态之外
有可能会出现竞争冒险
所谓竞争冒险我们前面讲过
它是说由于输入同时变化
输出会出现尖峰毛刺
那当这个尖峰毛刺
到达我们的锁存器的输入的时候
它有可能会改变我们的输出
改变我们锁存器的Q和Q'
就意味着你刚才存储的数据
也可能就被错误的
写入了其他数据
那么我们怎么来处理这个问题呢
我们说如果我们控制一下
加一点电路结构
让我的输入信号
不是时时刻刻的
都可以影响我的输出
那是不是我就可以把
刚才说的那件事情的概率降低呢
那我们现在在前面
加这么一个电路
这个电路当中
引入了一个新的信号
大家看到除了S写1信号
Set
还有一个清0信号Reset
现在引入了一个CLK信号
那我们看引入这样的电路结构之后
如果CLK等于0
我们看一下这个电路是怎么工作
如果CLK等于0
由于前边两个S和R
都是和CLK相"与非"之后
再进入我的基本SR锁存器
那么对于我们来讲
CLK等于0
基本SR锁存器的两个输入端
都是一
这个时候基本SR锁存器
处在保持状态
那也就是说CLK等于0的时候
无论SR怎么变化
其实都不会影响我的Q和Q'
那么什么时候S和R
可以写入Q和Q'呢
CLK等于1
那么我们说在前边输入端
加入控制门
再加上基本的SR锁存器
我们可以控制什么时候
SR才起作用
我们把这样结构的电路
称为电平触发的触发器
这个跟我们的基本的锁存器
首先有一个很大的改变
就在于它引入了一个触发信号
这个触发信号它的优先级
高于数据信号
你会发现CLK
要是等于0的时候
我们看对应到这边的状态表
CLK等于0的时候
无论S和R是什么
那它都保持过去的状态
那么CLK等于1的时候呢
CLK如果等于1
你会发现这个锁存器
又蜕变成了我们前边讲的
基本的SR锁存器
那就是说CLK等于1的时候
它仍然可以根据S和R信号
来决定我的Q和Q'
是写1还是写0
这就是电平触发器
之所以叫电平触发的触发器
是因为在这个电路结构当中
你会发现说什么时候
电路是可以触发的呢
是CLK等于高电平的
这段时间内
这个触发器都可以被写1写0
也就是说都可以被触发
它是依据触发信号的特性
来起的名字
那么如果我们赶紧把这个图
封装起来
它就蜕变成了我们旁边的
这样一个电路框图
在这个电路框图当中
我们引入了控制和被控制的概念
那我们看CLK在它的符号标识之内
写的是C1
那意思是说这个电路当中
CLK是一个控制信号
序号为“1”
那么谁受它控制呢
C1上边写的1S 1R
那也就是说这个S和R
是否起作用
要受C1控制
那我们旁边的这个图
变成这个图的时候
我们看到在这个地方
CLK直接引过来标成C1
代表的是电平触发
那如果说我在这个图上边
在CLK的前端
在这个C1这个地方
加一个圈的话
那么这也是电平触发
但是它就是一个什么呢
是低电平触发
那我们同学可以想一下
如果我把这个框图前边
这个地方加一个圈
反过来我的内部电路结构图
应该怎么改
大家可以想一下
那么这是我们讲的电平触发的
触发器的基本结构
那还有一个问题
希望大家考虑一下
就是电平触发的触发器
它是由基本的SR锁存器扩展而来
在前边引入了控制门之后
扩展而来
那么引入控制门扩展而来的
这么一个触发器结构
不要忘了
它前边的基本SR锁存器
有一个特性
叫做S和R不能同为1的约束条件
那我们看引入了这么一个
控制信号之后
刚才所说的那个约束条件
是不是还存在
我们可以一起来看一下
如果CLK等于1
S和R同为1
你会发现G3 G4
两个门的输出同为0
两个门的输出如果同为0的话
它们同时对G1和G2进行控制
会使得Q和Q'同为1
那这时候Q和Q'
出现了同1的现象
这我们在基本的SR锁存器当中
也提过
我们说这是使用者出现的
一个错误
什么意思
你把锁存器要锁存是1还是0
这个时候你给出了错误信号
什么错误信号呢
你把置0和置1信号同为1
那这时候电路也用它的
输出同为1
表达了电路的迷惑
那这两个同为1
能不能保存下来呢
我们可以回到基本的SR锁存器
你会发现这两个
如果同为1的话
G3 G4的输出如果是同为0
Q和Q'同为1的话
当这两个一同时撤离的时候
仍然出现Q和Q'不能确定的情况
而且由于电平触发器
引入了CLK信号
当CLK如果从1变0
即便和S和R不是同时返回
不是同时撤离
也会出现同时撤离的现象
那么这个时候
就会出现我们在这个表格当中
表达出来的
这个约束条件仍然没有解读
那也就是说对于我们来讲
电平触发的SR锁存器
或者说电平触发的SR触发器
在电平期间
在这个电路当中
是CLK等于1期间
Q和Q'可以随S和R变化多次
那我们看到它可以随它变化多次
这个特点等同于什么呢
在CLK等于1期间
它其实等同于前边我们讲的
基本的SR锁存器
那么基本的SR锁存器
当中的那个约束条件
它也会带过来
也就是说在CLK等于1期间
S和R如果同为1的话
它还是会出现Q和Q'
同为1的情况
而当它们同时撤离
或者CLK在这个时候从1变0呢
那么依然会出现Q和Q'
不确定的状况
好 我们看在
在前边这个电平触发的
SR触发器的结构上
我们在这儿要讲一个异步的概念
引入两个信号
我们看一下这个电路
这个电路是在前边的
这个电路基础上
引入了SD' RD'
大家看这两个信号
这两个信号直接通过
后端的基本SR锁存器
控制Q和Q'
也就是说它没有受到前端
触发电平CLK的影响
那什么意思呢
是不是就是说无论CLK是什么
其实SD'和RD'
都可以作用于Q和Q'
那么对于我们来讲
这就成了一个不与CLK同步的信号
我们把它称之为异步清0
和异步置1
那它在图形当中的表示
怎么表示呢
大家看一下这边这个符号
刚才我们说了
由于最前端的数据信号
S和R和C之间
有控制和耦合的关系
所以它们是C1 1S 1R
来表达它们之间的耦合
那SD'和RD'呢
由于可以直接影响Q和Q'
和CLK之间没有这个关系
所以它直接标识为S和R
那就是说无论CLK是什么
S和R都可以影响Q和Q'
那我们看这个电路
这个电路当上电之初
或者是我需要对Q和Q'
置初值的时候
显然我可以通过SD'和RD'
直接写入Q和Q'
而当我正常的在触发信号的
控制之下工作的时候
SD'和RD'
应该给高电平
那就是说放弃异步置1
和异步清0
而把数据和触发交还给
我前端的控制端
那么我们讲这个电路
是希望大家了解异步和同步
之间的一个区别
-0.1 数字量和模拟量
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-0.2 电子技术的发展历程
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-0.3 课程的基本任务
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-1.1 信息与编码
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-1.2 二进制的补码
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-1.3 二进制补码运算的符号位
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-1.4 二进制的编码
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-1.5 用电压来表达信息
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-1.6 电压信号的离散化
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-2.1 逻辑代数概述
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-2.2 逻辑代数的三种基本运算
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-第一周--第一周作业
-2.3 几种常用的复合逻辑运算
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-2.4 逻辑代数的基本公式和常用公式
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-2.5 逻辑代数的基本定理
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-2.6 逻辑函数及其表示方法
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-2.7 逻辑函数形式的变换
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-2.8 逻辑函数的化简
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-2.9 逻辑函数的最小项之和
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-2.10 逻辑函数的最大项之积
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-2.11 最小项和最大项的关系
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-2.12 逻辑函数的卡诺图
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-2.13 卡诺图化简法
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-2.14 具有无关项的逻辑函数及其化简
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-2.15 逻辑函数的机器化化简法
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-第二周--第二周作业
-3.0 门电路概述
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-3.1-1 半导体二极管的开关特性
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-3.1-2 二极管与门
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-3.1-3 二极管或门
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-3.1-4 二极管门电路的缺点
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-3.2-1 MOS管的基本构造和工作原理
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-3.2-2 MOS管的开关特性
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-3.2-3 MOS管的工作特性曲线
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-3.3-1 CMOS反相器的电路结构和工作原理
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-3.3-2 CMOS反相器的电压电流传输特性
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-3.3-3 CMOS反相器的静态输入输出特性
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-3.3-4 CMOS反相器的动态特性
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-3.3-5 CMOS反相器的总功耗
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-第三周--第三周作业
-3.4-1 其他逻辑功能的CMOS门电路
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-3.4-2 带缓冲级的CMOS门电路
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-3.4-3 漏极开路的门电路
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-3.4-4 CMOS传输门和三态门
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-3.5-1-1 双极型三极管的输入输出特性
--Video
-3.5-1-2 双极型三极管的基本开关电路
--Video
-3.5-1-3 双极型三极管的开关等效电路、三极管反相器
--Video
-第四周--第四周作业
-3.5-2-1 TTL反相器的电路结构
--Video
-3.5-2-2 TTL反相器的工作原理
--Video
-3.5-2-3 TTL反相器中的几个 问题和输入噪声容限
--Video
-3.5-3-1 TTL反相器的输入输出特性
--Video
-3.5-3-2 TTL反相器的输入端负载特性
--Video
-3.5-3-3 TTL反相器的扇出系数
--Video
-3.5-4-1 TTL反相器的传输延迟时间
--Video
-3.5-4-2 TTL反相器的交流噪声容限
--Video
-3.5-4-3 电源的动态尖峰电流
--Video
-3.5-5-1 其他逻辑功能的TTL门电路
--Video
-3.5-5-2 集电极开路输出的门电路
--Video
-3.5-5-3 三态输出门
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-实验一：与非门电压传输特性曲线的观测
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-实验二：与非门传输延迟时间的测量
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-第五周--第五周作业
-4.1 组合逻辑电路的特点
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-4.2-1 组合逻辑电路的分析方法
--Video
-4.2-2 组合逻辑电路的设计方法
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-4.3-1-1 若干常用组合逻辑电路：普通编码器
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-4.3-1-2-1 优先编码器
--Video
-4.3-1-2-2 优先编码器的扩展
--Video
-4.3-1-3 二-十进制优先编码器
--Video
-4.3-2-1 译码器
--Video
-4.3-2-2 二进制译码器的扩展
--Video
-4.3-2-3-1 显示译码器
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-4.3-2-3-2 显示译码器附加控制端的作用
--Video
-4.3-2-4 用译码器设计组合逻辑电路
--Video
-4.3-3-1 数据选择器
--Video
-4.3-3-2 用数据选择器设计组合电路
--Video
-4.3-4-1 加法器
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-4.3-4-2 多位加法器
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-4.3-4-3 用加法器设计组合电路
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-4.3-5 数值比较器
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-4.4-1_4.4-2 组合逻辑电路中的竞争-冒险现象
--Video
-4.4-3 消除竞争-冒险现象的方法
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-第六周--第六周作业
-4.5 可编程器件及EDA1
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-5.0 触发器的由来
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-5.1 门电路与触发器的关系
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-5.2 基本RS锁存器
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-5.3-1 电平触发的SR触发器
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-5.3-2 电平触发的D触发器1
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-5.3-3 电平触发的D触发器2
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-5.4-1-1 脉冲触发的触发器--主从D触发器
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-5.4-1-2 脉冲触发的触发器--主从SR触发器
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-5.4-1-3 脉冲触发的触发器--主从JK触发器
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-5.4-2 脉冲触发方式的动作特点
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-5.5 边沿触发的触发器
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-5.6-1 触发器的逻辑功能及其描述方法--SR触发器
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-5.6-2触发器的逻辑功能及其描述方法--JK触发器、T触发器、D触发器
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-第七周--第七周作业
-5.7-1 触发器的动态特性1
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-5.7-2 触发器的动态特性2
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-5.7-3 触发器的动态特性3
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-6.1-1 时序逻辑电路概述
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-6.1-2 时序电路的一般结构形式与功能描述方法
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-6.1.3 时序电路的分类
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-6.2.1-1 同步时序电路的分析方法1
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-6.2.1-2 同步时序电路的分析方法2
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-6.2.3 异步时序电路的分析方法
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-6.3.1-1 寄存器
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-6.3.1-2 移位寄存器1
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-6.3.1-3 移位寄存器2
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-6.3.1-4 移位寄存器扩展应用
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-6.3.2-1-1-1 计数器概述、同步二进制加法计数器
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-6.3.2-1-1-2 同步二进制减法计数器
--Video
-6.3.2-1-1-3 同步加减计数器
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-6.3.2-1-2-1 同步十进制加法计数器
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-6.3.2-1-2-2 同步十进制减法计数器、十进制可逆计数器
--Video
-6.3.2-2 异步计数器
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-第八周--第八周作业
-6.3.2-3-1-1 任意进制计数器的构成方法
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-6.3.2-3-1-2 任意进制计数器的构成方法--举例(N>M)
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-6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M)
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-6.3.2-4 计数器应用举例
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-6.4.1-1 时序逻辑电路的设计方法
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-6.4.1-2 时序逻辑电路的设计方法--举例
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-6.4.2 时序逻辑电路的动态特性分析
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-7.0 半导体存储器绪论
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-7.1 半导体存储器概述和分类
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-7.2-1 ROM的结构和工作原理
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-7.2-2 可编程ROM1
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-7.2-3 可编程ROM2
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-7.3 RAM的结构和工作原理
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-7.4-1 存储器容量的扩展-位扩展
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-7.4-2 存储器容量的扩展-字扩展
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-7.5 用存储器实现组合逻辑电路
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-第九周--第九周作业
-8.1 可编程逻辑器件概述
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-8.2-8.3-8.4 可编程逻辑器件-FPLA/PAL/GAL
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-8.5-8.6-8.7 可编程逻辑器件-EPLD/CPLD/FPGA
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-8.8-8.9 可编程逻辑器件-ISPGDS、PLD的使用
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-10.1-1 脉冲波形的产生和整形概述
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-10.1-2-10.2.1 门电路组成的施密特触发器
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-10.2.2 集成施密特触发器
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-10.2.3 施密特触发器的主要特点和应用
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-10.3.1-1-1 积分型单稳态触发器--结构和工作原理
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-10.3.1-1-2 积分型单稳态触发器--性能参数计算
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-10.3.1-2-1 微分型单稳态触发器--结构和工作原理
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-10.3.1-2-2 微分型单稳态触发器--性能参数计算
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-10.3.2 集成单稳态触发器
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-10.4.1 用施密特触发器构成的多谐振荡器
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-10.4.2 对称式多谐振荡器
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-10.4.3 非对称式多谐振荡器
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-第十周--第十周作业
-10.4.4 环形振荡器
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-10.4.5 石英晶体多谐振荡器
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-10.5 脉冲电路的分析方法
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-10.6.1 555定时器电路的结构与功能
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-10.6.2 用555定时器接成施密特触发器
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-10.6.3 用556定时器接成单稳态触发器
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-10.6.4 用557定时器接成多谐振荡器
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-11.1 数模和模数转换概述
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-11.2.1 权电阻网络D/A转换器
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-11.2.2 倒T型电阻网络D/A转换器
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-11.2.3 具有双极性输出的电阻网络D/A转换器
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-11.2.4 D/A转换器的转换精度和速度
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-11.3.1 A/D转换的基本原理
--Video
-11.3.2 采样保持电路
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-11.3.3 并联比较型A/D转换器
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-11.3.4-1 反馈比较型A/D转换器--计数型
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-11.3.4-2 反馈比较型A/D转换器--逐次渐进型
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-11.3.5 双积分型和V-F型A/D转换器
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-第十一周--第十一周作业
-I-概述、电路设计及功能仿真
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-II-指定芯片及时序仿真
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-III-选外设（自动化）、锁定引脚并生成下载文件
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-IV-电路扩展设计
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-V-用Verilog描述状态机电路
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