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在PROM的基础上
我们希望可以实现多次编程
由此就出现了可擦除的
可编程ROM
又叫做EPROM
EPROM还是这句话
总体结构与掩模ROM一样
唯一不同的就是
那个存储单元的实现
那么刚才的存储单元
已经从固定的半导体器件
变成了熔丝
再往下会用什么样的器件呢
我们先来看第一种
用紫外线擦除的PROM
又叫UVEPROM
UVEPROM是最早的
可擦除的可编程ROM
那么它的特点是
在使用的过程当中
可以进行反复的编程
但是当你编程完毕
需要再次编程的时候
你需要在紫外线上擦除
在紫外线下擦除
需要有一个擦除器
那么这是一个擦除器
那这个器件如果想要被擦除
这一类器件有一个特点
在芯片封装的顶部
都留有石英窗口
也就是让紫外线
可以照射进去进行擦除
那什么样的存储单元结构
实现了这样的一个擦除方式
和多次擦除的可能呢
就是我们看到的
叠栅注入MOS管
叠栅注入型的MOS管
叠栅注入MOS管
与我们前面讲的MOS管
最大的不同在于它的结构上面
增加了浮置栅
浮置栅指的是G{\fs10}f{\r}
大家看这个图
这个图当中的G{\fs10}f{\r}
它处在了我们
原有的控制栅和衬底中间
而且是被二氧化硅
绝缘层所包裹
那么我们如果
有了这个浮置栅
我们来看这么一件事
如果我在浮置栅上充以负电荷
它对我们控制栅想形成沟道
就会起到阻碍
如图所示
图中我们看到的
是一个N沟道增强型的MOS管
那么本来在控制栅上
加上一个正电场
在正常的逻辑高电平下
就可以形成沟道
那D和S两口阱就可以导通了
如果在浮置栅上充了负电荷
那这个负电荷形成的电场
会抵消你正常的
高电平的逻辑电场
那这样一来呢
如果充了电荷
即便是在高电平下
它也不导通
那如果G{\fs10}f{\r}上没有充电荷呢
那在这个控制栅
G{\fs10}c{\r}上边如果有正常逻辑的高电平
那么它还是会形成沟道
D和S之间导通
也就是说这个时候
我可以通过浮置栅上
是否有负电荷
来决定我这个MOS管
到底是不是能够
在正常的控制电压下导通了
对于我们来讲
这就形成了一个有无电荷
就能够让存储单元上边
这个字线和位线是否连通
就形成了可控的一个可能
那下一个问题就是
我怎么在这个G{\fs10}f{\r}上充负电荷
我是想在哪个存储单元上的
G{\fs10}f{\r}上充都可以吗
是的 对于我们整个的
这个结构来说
在写入的时候
也就是当我在G{\fs10}f{\r}上
存储负电荷的时候
它采取的方式是
首先在DS之间加高电压
我们看一下
本身DS是两口阱加衬底
DS之间是两个背靠背的PN结
那么我们知道PN结的单向导电性
所以就确定了DS加什么样的电压
它都不会导通
但是如果我加高电压
也就是击穿的话
在这里我们加20到25伏的高压
发生雪崩击穿的话
雪崩击穿意味着
DS之间的载流子突然增加
那么在载流子突然增加
大电流流过两口井
和衬底之间的这个情况下
如果我在控制栅也就是G{\fs10}c{\r}上
外加一个垂直电场
如果加垂直电场就会吸引高速
本来就在高速移动的电子
穿过浮置栅周围的二氧化硅
到达浮置栅
那么它就形成了注入电荷
这个时候我再把刚才
所加的外电压都卸掉
那这个时候的电荷
就留在了浮置栅上
所以整个的写入过程
就是通过控制存储单元当中
DS和G{\fs10}c{\r}上边的电压就能够达到
我是不是让G{\fs10}f{\r}浮置栅上有负电荷
那如果能够实现这样的控制的话
那你想出场之后
本身所有的存储单元的
这个叠栅注入的MOS管里面
都没有电荷
那你通过这样的写入
你可以控制让哪一位的
存储单元上边的G{\fs10}f{\r}上边有电荷
那写完之后
就成了你要的一张数据表
如果写了之后
你又想擦除这个数据表
怎么办呢
那我们来看一下擦除的实现
擦除是通过照射
在浮置栅周围产生
电子和空穴对
提供泄放通道
一般情况下紫外线照射
20到30分钟
如果在阳光下
在荧光灯下
那么它需要的时间会更长
也就是只要有紫外线的地方
都可能会擦除数据
因此我们经常也做的一件事儿
就是当我编程完毕之后
我会把这个器件的石英窗口
用遮光的胶布
把它封住
有了我们看到的这种
紫外线可擦除的
可编程ROM
它相较于前边的PROM和ROM来讲
已经有很好的灵活性
但这个还是有问题
问题在于它的写入和擦除
是两个不同的介质
写入还好办是电解质
由于我需要的写入的电压较高
因此也不是我正常的工作电压
而擦除又需要一个紫外线的环境
所以UVEPROM在使用的时候
需要编程器和擦除器
那在UVEPROM的基础上
人们又发明了电擦除的EEPROM
EEPROM要实现的一件事情
就是希望写和擦
都用电解质
而不要再去换另外的光介质
我们看到EEPROM
跟前面所有的ROM一样
总体结构完全一样
那变化的是哪儿呢
就是存储单元
还是回到存储单元
刚才我们用到是叠栅注入式的ROM
现在我们用的浮栅隧道
氧化层的MOS管
也就是FOLTOX
那么这种叠栅管
它的工艺的发明
是为了克服UVEPROM擦除慢
而且操作不方便的缺点
那它在设计的时候怎么办呢
FOLTOX它的结构如图所示
它是在G{\fs10}f{\r}
也就是刚才说的那个浮置栅
和我们的阱之间
和漏极之间
有一个小的隧道区
这个小的隧道区并没有连通
但是二氧化硅的厚度
就是绝缘层的厚度
相当的小
小于2乘以10的负8次方米
那么也就是接近纳米
在这样小的一个尺寸下
如果外加电场
能够让那个地方的场强
达到一定大小
我们都知道它会
电子会出现一个隧道效应
利用这个效应让电子穿越
这个二氧化硅
回到我们下边的这口阱
那FLOTOX
它在具有构成存储单元的时候
如图所示
它要加一个T2选通管
T2选通管连通的是字线
和位线之间
以及和这个
我们这个FLOTOX之间
作为一个选通
那G{\fs10}c{\r}上呢
始终是加了一个3伏的
正常的电压
如果加这个电压
其实这个FLOTOX
仅仅作为一个是否连通
来确定W{\fs10}i{\r}和B{\fs10}j{\r}之间的关系
如果在我的G{\fs10}f{\r}上冲电荷
那么G{\fs10}c{\r}即便是给3伏
这个管子也是截止的
那没有充电的情况下呢
这个管子
会在3伏的控制电压下导通
由于来区分它所存的是0还是1
那充电的方式
与前边讲过的UVEPROM类似
仍然采用的是击穿
然后在击穿有大量载流子
高速流动的情况下
采用外加的垂直电场
把负电荷吸引到浮置栅上去
那放电呢
它没有采用前边说的照射了
在放电的时候
它采用的是G{\fs10}c{\r}接O
在它两端
在W{\fs10}i{\r}和B{\fs10}j{\r}上边加正脉冲
而且加的这个正脉冲的电压
都比较高
都高于我们正常工作电压
都达到了20伏
加高电压的原因
是希望在它的那个隧道区
形成一个大的场强
而形成隧道效应
让电荷能够泄放
这是我们看到的
早期的EEPROM
那我们看这个早期EEPROM的时候
大家已经发现有一个问题
就是在这个单元构成的时候
它要多一个管子
多的这个管子就是T2
比方说现在经常说用到的
Flash Memory
它是为了提高集成度
要省去那个T2管
采用了叠栅的MOS管
叠栅MOS管类似于
我们前边的UVEPROM
由于它尺寸集成度的提高
尺寸做的管子的尺寸足够小
使得这个尺寸下的管子
即便是在浮置栅
它没有故意去做
那个隧道的情况下
也能够尺寸小到接近于
我需要的隧道效应的尺寸
那这样整个的这个G{\fs10}f{\r}
和衬底之间
它的二氧化硅很薄
已经到了纳米级
那么G{\fs10}f{\r}和S区
有一个很小的重叠
让它来形成隧道
在这样的一个改造情况下
省去T2管
那直接就把它字线的控制线
放在了这个
叠栅MOS管的G{\fs10}c{\r}上
那同样叠栅上是否有电荷
就决定了字线
和位线之间的连接关系
Flash Memory它的工作原理
在注入电荷的时候
仍然采用的是雪崩击穿的方式
那么在擦除的时候
采用的是隧道效应
与前边讲过的基本原理类似
那通过前边我们了解了
掩模ROM 可编程ROM
EPROM EEPROM
我们知道了
ROM其实它的基本结构
都是由地址译码
加上数据存储矩阵
然后加上共用的输出缓冲来构成
那我们如果把它
高度的模型化一下
可以用这样的图来表达
ROM的存储
它说在地址译码部分
其实就是一个与阵列
而这个与阵列所实现的
是关于输入的地址变量的
所有的最小相
而每一个最小相都是一个与相
因此大家看到这个与阵列
它是这样来表达的
它说与阵列的输出的线
是关于与阵列输入变量
2的N次方的关系
在这个关系下
每一个输出到底取哪一个变量
我们用打点来表达
交叉点上打点来表达
那么这是与阵列
那么存储矩阵呢
仍然用矩阵打点来表达
那么打点处表达的是有器件
没有打点的表示没有器件
而前边我们知道了
有无器件对应的就是
存储的是0/1
那这样或阵列当中
这个点的表达
就是一些0/1的表达了
所以我们可以把前边的
任何一种实现
最后它的数据存储的表达
都用这样的图抽象出来
如果有了这样的图
我们也能看到
所有的ROM的输出
是关于地址变量输入的
最小项相或的关系
-0.1 数字量和模拟量
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-0.2 电子技术的发展历程
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-0.3 课程的基本任务
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-1.1 信息与编码
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-1.2 二进制的补码
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-1.3 二进制补码运算的符号位
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-1.4 二进制的编码
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-1.5 用电压来表达信息
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-1.6 电压信号的离散化
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-2.1 逻辑代数概述
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-2.2 逻辑代数的三种基本运算
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-第一周--第一周作业
-2.3 几种常用的复合逻辑运算
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-2.4 逻辑代数的基本公式和常用公式
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-2.5 逻辑代数的基本定理
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-2.6 逻辑函数及其表示方法
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-2.7 逻辑函数形式的变换
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-2.8 逻辑函数的化简
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-2.9 逻辑函数的最小项之和
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-2.10 逻辑函数的最大项之积
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-2.11 最小项和最大项的关系
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-2.12 逻辑函数的卡诺图
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-2.13 卡诺图化简法
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-2.14 具有无关项的逻辑函数及其化简
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-2.15 逻辑函数的机器化化简法
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-第二周--第二周作业
-3.0 门电路概述
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-3.1-1 半导体二极管的开关特性
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-3.1-2 二极管与门
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-3.1-3 二极管或门
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-3.1-4 二极管门电路的缺点
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-3.2-1 MOS管的基本构造和工作原理
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-3.2-2 MOS管的开关特性
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-3.2-3 MOS管的工作特性曲线
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-3.3-1 CMOS反相器的电路结构和工作原理
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-3.3-2 CMOS反相器的电压电流传输特性
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-3.3-3 CMOS反相器的静态输入输出特性
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-3.3-4 CMOS反相器的动态特性
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-3.3-5 CMOS反相器的总功耗
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-第三周--第三周作业
-3.4-1 其他逻辑功能的CMOS门电路
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-3.4-2 带缓冲级的CMOS门电路
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-3.4-3 漏极开路的门电路
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-3.4-4 CMOS传输门和三态门
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-3.5-1-1 双极型三极管的输入输出特性
--Video
-3.5-1-2 双极型三极管的基本开关电路
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-3.5-1-3 双极型三极管的开关等效电路、三极管反相器
--Video
-第四周--第四周作业
-3.5-2-1 TTL反相器的电路结构
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-3.5-2-2 TTL反相器的工作原理
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-3.5-2-3 TTL反相器中的几个 问题和输入噪声容限
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-3.5-3-1 TTL反相器的输入输出特性
--Video
-3.5-3-2 TTL反相器的输入端负载特性
--Video
-3.5-3-3 TTL反相器的扇出系数
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-3.5-4-1 TTL反相器的传输延迟时间
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-3.5-4-2 TTL反相器的交流噪声容限
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-3.5-4-3 电源的动态尖峰电流
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-3.5-5-1 其他逻辑功能的TTL门电路
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-3.5-5-2 集电极开路输出的门电路
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-3.5-5-3 三态输出门
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-实验一：与非门电压传输特性曲线的观测
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-实验二：与非门传输延迟时间的测量
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-第五周--第五周作业
-4.1 组合逻辑电路的特点
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-4.2-1 组合逻辑电路的分析方法
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-4.2-2 组合逻辑电路的设计方法
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-4.3-1-1 若干常用组合逻辑电路：普通编码器
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-4.3-1-2-1 优先编码器
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-4.3-1-2-2 优先编码器的扩展
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-4.3-1-3 二-十进制优先编码器
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-4.3-2-1 译码器
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-4.3-2-2 二进制译码器的扩展
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-4.3-2-3-1 显示译码器
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-4.3-2-3-2 显示译码器附加控制端的作用
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-4.3-2-4 用译码器设计组合逻辑电路
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-4.3-3-1 数据选择器
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-4.3-3-2 用数据选择器设计组合电路
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-4.3-4-1 加法器
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-4.3-4-2 多位加法器
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-4.3-4-3 用加法器设计组合电路
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-4.3-5 数值比较器
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-4.4-1_4.4-2 组合逻辑电路中的竞争-冒险现象
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-4.4-3 消除竞争-冒险现象的方法
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-第六周--第六周作业
-4.5 可编程器件及EDA1
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-5.0 触发器的由来
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-5.1 门电路与触发器的关系
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-5.2 基本RS锁存器
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-5.3-1 电平触发的SR触发器
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-5.3-2 电平触发的D触发器1
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-5.3-3 电平触发的D触发器2
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-5.4-1-1 脉冲触发的触发器--主从D触发器
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-5.4-1-2 脉冲触发的触发器--主从SR触发器
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-5.4-1-3 脉冲触发的触发器--主从JK触发器
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-5.4-2 脉冲触发方式的动作特点
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-5.5 边沿触发的触发器
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-5.6-1 触发器的逻辑功能及其描述方法--SR触发器
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-5.6-2触发器的逻辑功能及其描述方法--JK触发器、T触发器、D触发器
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-第七周--第七周作业
-5.7-1 触发器的动态特性1
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-5.7-2 触发器的动态特性2
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-5.7-3 触发器的动态特性3
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-6.1-1 时序逻辑电路概述
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-6.1-2 时序电路的一般结构形式与功能描述方法
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-6.1.3 时序电路的分类
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-6.2.1-1 同步时序电路的分析方法1
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-6.2.1-2 同步时序电路的分析方法2
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-6.2.3 异步时序电路的分析方法
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-6.3.1-1 寄存器
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-6.3.1-2 移位寄存器1
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-6.3.1-3 移位寄存器2
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-6.3.1-4 移位寄存器扩展应用
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-6.3.2-1-1-1 计数器概述、同步二进制加法计数器
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-6.3.2-1-1-2 同步二进制减法计数器
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-6.3.2-1-1-3 同步加减计数器
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-6.3.2-1-2-1 同步十进制加法计数器
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-6.3.2-1-2-2 同步十进制减法计数器、十进制可逆计数器
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-6.3.2-2 异步计数器
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-第八周--第八周作业
-6.3.2-3-1-1 任意进制计数器的构成方法
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-6.3.2-3-1-2 任意进制计数器的构成方法--举例(N>M)
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-6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M)
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-6.3.2-4 计数器应用举例
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-6.4.1-1 时序逻辑电路的设计方法
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-6.4.1-2 时序逻辑电路的设计方法--举例
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-6.4.2 时序逻辑电路的动态特性分析
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-7.0 半导体存储器绪论
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-7.1 半导体存储器概述和分类
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-7.2-1 ROM的结构和工作原理
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-7.2-2 可编程ROM1
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-7.2-3 可编程ROM2
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-7.3 RAM的结构和工作原理
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-7.4-1 存储器容量的扩展-位扩展
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-7.4-2 存储器容量的扩展-字扩展
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-7.5 用存储器实现组合逻辑电路
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-第九周--第九周作业
-8.1 可编程逻辑器件概述
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-8.2-8.3-8.4 可编程逻辑器件-FPLA/PAL/GAL
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-8.5-8.6-8.7 可编程逻辑器件-EPLD/CPLD/FPGA
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-8.8-8.9 可编程逻辑器件-ISPGDS、PLD的使用
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-10.1-1 脉冲波形的产生和整形概述
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-10.1-2-10.2.1 门电路组成的施密特触发器
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-10.2.2 集成施密特触发器
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-10.2.3 施密特触发器的主要特点和应用
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-10.3.1-1-1 积分型单稳态触发器--结构和工作原理
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-10.3.1-1-2 积分型单稳态触发器--性能参数计算
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-10.3.1-2-1 微分型单稳态触发器--结构和工作原理
--Video
-10.3.1-2-2 微分型单稳态触发器--性能参数计算
--Video
-10.3.2 集成单稳态触发器
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-10.4.1 用施密特触发器构成的多谐振荡器
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-10.4.2 对称式多谐振荡器
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-10.4.3 非对称式多谐振荡器
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-第十周--第十周作业
-10.4.4 环形振荡器
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-10.4.5 石英晶体多谐振荡器
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-10.5 脉冲电路的分析方法
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-10.6.1 555定时器电路的结构与功能
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-10.6.2 用555定时器接成施密特触发器
--Video
-10.6.3 用556定时器接成单稳态触发器
--Video
-10.6.4 用557定时器接成多谐振荡器
--Video
-11.1 数模和模数转换概述
--Video
-11.2.1 权电阻网络D/A转换器
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-11.2.2 倒T型电阻网络D/A转换器
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-11.2.3 具有双极性输出的电阻网络D/A转换器
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-11.2.4 D/A转换器的转换精度和速度
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-11.3.1 A/D转换的基本原理
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-11.3.2 采样保持电路
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-11.3.3 并联比较型A/D转换器
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-11.3.4-1 反馈比较型A/D转换器--计数型
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-11.3.4-2 反馈比较型A/D转换器--逐次渐进型
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-11.3.5 双积分型和V-F型A/D转换器
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-第十一周--第十一周作业
-I-概述、电路设计及功能仿真
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-II-指定芯片及时序仿真
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-III-选外设（自动化）、锁定引脚并生成下载文件
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-IV-电路扩展设计
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-V-用Verilog描述状态机电路
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