当前课程知识点：数字电子技术基础 > 第九周 > 6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M) > Video
那么大家通过刚才
我们讲的160做的例子
给大家介绍了说
我已有的N进制
如果要改成M进制的时候
我可以采用的异步置零
同步置零 同步置数的方法
那无论我采用哪一种方法
大家都要清楚
它是和74160本身所提供的
功能相关
那么74160本身提供的是
异步清零
所以我在选择的时候
要多一个状态
才能够用那个端
来取得我所需要的有效循环
那么74160提供的是同步置数
所以我在选择的时候
只需要选够我所需要的状态即可
那么说这段话的意思是告诉大家
当你有不同的已有进制的
计数器的时候
你要清楚的了解它的功能表
清楚的知道它的控制信号
和它的整个循环之间的关系
那么才能够有效的选择
和成功的设计出
你所需要的进制计数器
还有一种是N小于M的情况
也就是说我已有的进制计数器
小于我需要的容量
那显然这是级联扩展即可
举例来讲
如果我已经有了N进制技术
那么我需要M进制
那我可以把M进制
拆成两个进制N1和N2进制级联
而N1N2呢分别又都小于N
那么这是一种办法
那么这种方法我们可以采用
同步级联和串行的方式
我们举个例子
比如说74160构成一百进制
74160本身是十进制
那我构成一百进制的时候
显然两片足矣
那这两片怎么相连呢
怎么完成这个设计呢
一种方式是比较简单的
并行的设计方式
并行的进位方法
我们要充分利用160的
功能表当中的允许技术的
EP和ET
那我们看一下对于低位来讲
低位的第一片74160
它的EP ET（恒接）一
那么就意味着只要来脉冲
我就应该计数
那这时候我们看
高位的EPET现在接在了哪呢
接到了低位的进位信号上
而这两片采用的是并行的方法
也是真正的同步的方法
他们的clock接在了一起
那也就是说任何时候
两个芯片都会接到clock信号
但是什么时候高位的这一片
才计数呢
只有当低位计满
有进位信号的时候
它才会把EP ET置一
那么当它下一个clock信号
到达的时候
这个时候高位才会进位
那我们也知道C进位信号
和我计数器本身的关系
那对于160来讲
它是每十个脉冲信号C会
变成高电平
然后再返回低电平
因此就形成了一个方式
是低位始终在计数
那高位 低位每计十个
高位计一个
这正好符合了我们级联的要求
那么除了这种方式之外
大家最容易想到的一种方式
是串行进位
串行进位是一个异步的方式
这种异步方式让两个芯片
都分别处在进位
但我去控制它的时钟
同理 第一位仍然是
任何时候都会接收我的
计数脉冲clock
但是高位计数脉冲
不是什么时候都来
那高位的计数脉冲源自谁呢
源自低位的进位信号
当低位的进位信号
进行翻转的时候
那就意味着什么
意味着我的低位进满了
这个时候产生脉冲信号给高位
所以这种方法是同学
最容易想到的
但是在设计的时候
它也容易出问题
那我们看下边这张图
大家注意到没有
在这个进位信号
和第二片芯片的clock之间
它加了一个反相器
因为我们知道74160
它是上升沿技术
或者说上升沿触发
那么就对我们来讲
当clock出现上升沿的时候
我的状态就会翻转了
那对于低位160来讲没有问题
它计上升沿
那对于高位的160来讲
它（电位）结构还是计上升沿
如果我们没有这个反相器
直接把C接过来
就会出现什么情况
就会出现我们的低位
计到1001 也就是计到9的时候
出现进位信号的时候
我的高位就会计数了
那对于我们来讲
就会看到计数器
会是怎么工作呢
会是我从00 01 02
一直记到08
然后会出现19的这样的计数状况
然后再回到10
那么显然你的计数器
搭建的不成功
但是如果我加了这个反相器之后
它其实取了前级的
进位信号的下降沿
那这时候就不存在刚才
我们所说的问题
因此如果我们采用异步的
计数方法
来进行电路构造的时候
大家一定要当心
它脉冲的来源的设计
除了M是可分解的之外
比方说像60进制
可以分解成6乘10
一百进制可以分解成10乘10
那我们也可能
面临的是我们的进制不可拆解
当我们的进制不可拆解的时候
我们应该怎么办
那我们可以用我们已有的
进制计数器
搭建一个比M大的进制
然后再用我们前边学过的方法
用反馈的方法
来取得我们较小的有效循环圈
那我们来举个例子
比方说我手里有的还是74160
那我要搭建的进制是29
那显然我没有办法把29
拆成一个两个小于10的进制
来予以实现
但是我可以用74160
先搭成一个一百进制
那么如果我把74160
先搭成了一个一百进制的计数器
而且所用的方法是我们前面说的
并行的同步的方法
那在这个基础上
也就意味着我已经有了一百进制
如果我有了一个一百进制
我想把它变成一个29进制的话
那大家看
我在这张设计图当中
首先用的是整体置零
且用了 用到了160的异步置零端
160的异步置零端
我在这里溢出的信号是29
注意 我溢的是Q1为1的时候
这边是Q3Q0为1
也就是高位是溢的2
低位溢的是9
当然我现在在图中的这个译码
是不完全译码
我只译了为高电平的那个信号
因为我知道
当我的计数器
从0开始的时候
第一次出现高电平的时候
它正好对应的就是29
那我所译的信号是29
那我的循环是从00开始的
0到29有30个状态
好 大家想起来了
因为160是一个异步清零的
这么一个控制端
那其实我的29
是一个一闪即过的暂稳态
那我真正有效循环
是从0到28
29一闪即过
清零之后
开始一个新的计数循环
这是整体的置零法
也可以采用整体的置数法
由于74160它的置数端是同步的
所以当我用到LD反
这个同步置数端的时候
它所选用的状态
不用再多一个状态
那么这时候我应该译谁呢
大家看一下
首先我仍然置入的数还是0
那就是说我每一次循环的开始
还是从0开始
但我不用多译一个状态
这个时候我译的是28
我把28这个状态当中Q1为1
Q3为1的这个状态
把它译出低电平接到LD反
那么对于我来讲
这个时候的LD反
它的时间长度会是一个周期
相较于上图的RD反
它会是一个宽度比较稳定的
所以我会用下图的这个LD反
作为我的进位信号
而回过头我们看上面这个
异步置零的方法
它的进位信号你就不能再用
RD反直接作为进位信号
因为我们说那个信号太窄
那个信号只是29这个状态
所待的时间长短
那这时候它的进位信号大家看
它取了谁呢
它取了28
也就是这个宽度
和下边的这个进位宽度是一样
一个时钟宽度
-0.1 数字量和模拟量
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-0.2 电子技术的发展历程
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-0.3 课程的基本任务
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-1.1 信息与编码
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-1.2 二进制的补码
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-1.3 二进制补码运算的符号位
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-1.4 二进制的编码
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-1.5 用电压来表达信息
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-1.6 电压信号的离散化
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-2.1 逻辑代数概述
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-2.2 逻辑代数的三种基本运算
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-第一周--第一周作业
-2.3 几种常用的复合逻辑运算
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-2.4 逻辑代数的基本公式和常用公式
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-2.5 逻辑代数的基本定理
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-2.6 逻辑函数及其表示方法
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-2.7 逻辑函数形式的变换
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-2.8 逻辑函数的化简
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-2.9 逻辑函数的最小项之和
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-2.10 逻辑函数的最大项之积
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-2.11 最小项和最大项的关系
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-2.12 逻辑函数的卡诺图
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-2.13 卡诺图化简法
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-2.14 具有无关项的逻辑函数及其化简
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-2.15 逻辑函数的机器化化简法
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-第二周--第二周作业
-3.0 门电路概述
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-3.1-1 半导体二极管的开关特性
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-3.1-2 二极管与门
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-3.1-3 二极管或门
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-3.1-4 二极管门电路的缺点
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-3.2-1 MOS管的基本构造和工作原理
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-3.2-2 MOS管的开关特性
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-3.2-3 MOS管的工作特性曲线
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-3.3-1 CMOS反相器的电路结构和工作原理
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-3.3-2 CMOS反相器的电压电流传输特性
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-3.3-3 CMOS反相器的静态输入输出特性
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-3.3-4 CMOS反相器的动态特性
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-3.3-5 CMOS反相器的总功耗
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-第三周--第三周作业
-3.4-1 其他逻辑功能的CMOS门电路
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-3.4-2 带缓冲级的CMOS门电路
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-3.4-3 漏极开路的门电路
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-3.4-4 CMOS传输门和三态门
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-3.5-1-1 双极型三极管的输入输出特性
--Video
-3.5-1-2 双极型三极管的基本开关电路
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-3.5-1-3 双极型三极管的开关等效电路、三极管反相器
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-第四周--第四周作业
-3.5-2-1 TTL反相器的电路结构
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-3.5-2-2 TTL反相器的工作原理
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-3.5-2-3 TTL反相器中的几个 问题和输入噪声容限
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-3.5-3-1 TTL反相器的输入输出特性
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-3.5-3-2 TTL反相器的输入端负载特性
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-3.5-3-3 TTL反相器的扇出系数
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-3.5-4-1 TTL反相器的传输延迟时间
--Video
-3.5-4-2 TTL反相器的交流噪声容限
--Video
-3.5-4-3 电源的动态尖峰电流
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-3.5-5-1 其他逻辑功能的TTL门电路
--Video
-3.5-5-2 集电极开路输出的门电路
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-3.5-5-3 三态输出门
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-实验一：与非门电压传输特性曲线的观测
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-实验二：与非门传输延迟时间的测量
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-第五周--第五周作业
-4.1 组合逻辑电路的特点
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-4.2-1 组合逻辑电路的分析方法
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-4.2-2 组合逻辑电路的设计方法
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-4.3-1-1 若干常用组合逻辑电路：普通编码器
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-4.3-1-2-1 优先编码器
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-4.3-1-2-2 优先编码器的扩展
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-4.3-1-3 二-十进制优先编码器
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-4.3-2-1 译码器
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-4.3-2-2 二进制译码器的扩展
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-4.3-2-3-1 显示译码器
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-4.3-2-3-2 显示译码器附加控制端的作用
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-4.3-2-4 用译码器设计组合逻辑电路
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-4.3-3-1 数据选择器
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-4.3-3-2 用数据选择器设计组合电路
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-4.3-4-1 加法器
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-4.3-4-2 多位加法器
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-4.3-4-3 用加法器设计组合电路
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-4.3-5 数值比较器
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-4.4-1_4.4-2 组合逻辑电路中的竞争-冒险现象
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-4.4-3 消除竞争-冒险现象的方法
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-第六周--第六周作业
-4.5 可编程器件及EDA1
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-5.0 触发器的由来
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-5.1 门电路与触发器的关系
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-5.2 基本RS锁存器
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-5.3-1 电平触发的SR触发器
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-5.3-2 电平触发的D触发器1
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-5.3-3 电平触发的D触发器2
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-5.4-1-1 脉冲触发的触发器--主从D触发器
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-5.4-1-2 脉冲触发的触发器--主从SR触发器
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-5.4-1-3 脉冲触发的触发器--主从JK触发器
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-5.4-2 脉冲触发方式的动作特点
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-5.5 边沿触发的触发器
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-5.6-1 触发器的逻辑功能及其描述方法--SR触发器
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-5.6-2触发器的逻辑功能及其描述方法--JK触发器、T触发器、D触发器
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-第七周--第七周作业
-5.7-1 触发器的动态特性1
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-5.7-2 触发器的动态特性2
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-5.7-3 触发器的动态特性3
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-6.1-1 时序逻辑电路概述
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-6.1-2 时序电路的一般结构形式与功能描述方法
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-6.1.3 时序电路的分类
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-6.2.1-1 同步时序电路的分析方法1
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-6.2.1-2 同步时序电路的分析方法2
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-6.2.3 异步时序电路的分析方法
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-6.3.1-1 寄存器
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-6.3.1-2 移位寄存器1
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-6.3.1-3 移位寄存器2
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-6.3.1-4 移位寄存器扩展应用
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-6.3.2-1-1-1 计数器概述、同步二进制加法计数器
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-6.3.2-1-1-2 同步二进制减法计数器
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-6.3.2-1-1-3 同步加减计数器
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-6.3.2-1-2-1 同步十进制加法计数器
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-6.3.2-1-2-2 同步十进制减法计数器、十进制可逆计数器
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-6.3.2-2 异步计数器
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-第八周--第八周作业
-6.3.2-3-1-1 任意进制计数器的构成方法
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-6.3.2-3-1-2 任意进制计数器的构成方法--举例(N>M)
--Video
-6.3.2-3-1-3 任意进制计数器的构成方法--举例(N<M)
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-6.3.2-4 计数器应用举例
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-6.4.1-1 时序逻辑电路的设计方法
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-6.4.1-2 时序逻辑电路的设计方法--举例
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-6.4.2 时序逻辑电路的动态特性分析
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-7.0 半导体存储器绪论
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-7.1 半导体存储器概述和分类
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-7.2-1 ROM的结构和工作原理
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-7.2-2 可编程ROM1
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-7.2-3 可编程ROM2
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-7.3 RAM的结构和工作原理
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-7.4-1 存储器容量的扩展-位扩展
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-7.4-2 存储器容量的扩展-字扩展
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-7.5 用存储器实现组合逻辑电路
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-第九周--第九周作业
-8.1 可编程逻辑器件概述
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-8.2-8.3-8.4 可编程逻辑器件-FPLA/PAL/GAL
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-8.5-8.6-8.7 可编程逻辑器件-EPLD/CPLD/FPGA
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-8.8-8.9 可编程逻辑器件-ISPGDS、PLD的使用
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-10.1-1 脉冲波形的产生和整形概述
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-10.1-2-10.2.1 门电路组成的施密特触发器
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-10.2.2 集成施密特触发器
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-10.2.3 施密特触发器的主要特点和应用
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-10.3.1-1-1 积分型单稳态触发器--结构和工作原理
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-10.3.1-1-2 积分型单稳态触发器--性能参数计算
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-10.3.1-2-1 微分型单稳态触发器--结构和工作原理
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-10.3.1-2-2 微分型单稳态触发器--性能参数计算
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-10.3.2 集成单稳态触发器
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-10.4.1 用施密特触发器构成的多谐振荡器
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-10.4.2 对称式多谐振荡器
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-10.4.3 非对称式多谐振荡器
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-第十周--第十周作业
-10.4.4 环形振荡器
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-10.4.5 石英晶体多谐振荡器
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-10.5 脉冲电路的分析方法
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-10.6.1 555定时器电路的结构与功能
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-10.6.2 用555定时器接成施密特触发器
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-10.6.3 用556定时器接成单稳态触发器
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-10.6.4 用557定时器接成多谐振荡器
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-11.1 数模和模数转换概述
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-11.2.1 权电阻网络D/A转换器
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-11.2.2 倒T型电阻网络D/A转换器
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-11.2.3 具有双极性输出的电阻网络D/A转换器
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-11.2.4 D/A转换器的转换精度和速度
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-11.3.1 A/D转换的基本原理
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-11.3.2 采样保持电路
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-11.3.3 并联比较型A/D转换器
--Video
-11.3.4-1 反馈比较型A/D转换器--计数型
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-11.3.4-2 反馈比较型A/D转换器--逐次渐进型
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-11.3.5 双积分型和V-F型A/D转换器
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-第十一周--第十一周作业
-I-概述、电路设计及功能仿真
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-II-指定芯片及时序仿真
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-III-选外设（自动化）、锁定引脚并生成下载文件
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-IV-电路扩展设计
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-V-用Verilog描述状态机电路
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